JPH03654B2 - - Google Patents
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- JPH03654B2 JPH03654B2 JP59182982A JP18298284A JPH03654B2 JP H03654 B2 JPH03654 B2 JP H03654B2 JP 59182982 A JP59182982 A JP 59182982A JP 18298284 A JP18298284 A JP 18298284A JP H03654 B2 JPH03654 B2 JP H03654B2
- Authority
- JP
- Japan
- Prior art keywords
- microinstruction
- control
- output
- arithmetic
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/262—Arrangements for next microinstruction selection
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はデータ処理装置において使用されるマ
イクロプログラム制御装置に関し、特に演算制御
のためのマイクロ命令の生成方式に関する。
イクロプログラム制御装置に関し、特に演算制御
のためのマイクロ命令の生成方式に関する。
（従来の技術）
演算機能を有するマイクロプログラム制御方式
によるプロセサでは、演算はマイクロプログラム
の制御を受けて行われるのが一般的である。演算
には種々の方式が存在するが、そのなかで２進の
乗算ならびに除算の処理は１回の演算で処理され
ることは少なく、あるステツプ数のマイクロプロ
グラムによつて処理する方式が広く採用されてい
る。この処理過程を少しでも短縮するために、例
えば前のマイクロ命令での演算結果により次のマ
イクロ命令では加算または減算を行うといつた、
一部のハードウエアの働きにより一つのマイクロ
命令によつて二つの別々の演算を実行することが
できるように構成し、いずれか一方の演算を行う
方式は公知であつた。斯かる方式ではマイクロ命
令の演算制御に係わるビツトフイールドと演算結
果を保持するフラグとを入力して演算制御ロジツ
クが組立てられてきた。
によるプロセサでは、演算はマイクロプログラム
の制御を受けて行われるのが一般的である。演算
には種々の方式が存在するが、そのなかで２進の
乗算ならびに除算の処理は１回の演算で処理され
ることは少なく、あるステツプ数のマイクロプロ
グラムによつて処理する方式が広く採用されてい
る。この処理過程を少しでも短縮するために、例
えば前のマイクロ命令での演算結果により次のマ
イクロ命令では加算または減算を行うといつた、
一部のハードウエアの働きにより一つのマイクロ
命令によつて二つの別々の演算を実行することが
できるように構成し、いずれか一方の演算を行う
方式は公知であつた。斯かる方式ではマイクロ命
令の演算制御に係わるビツトフイールドと演算結
果を保持するフラグとを入力して演算制御ロジツ
クが組立てられてきた。
（発明が解決しようとする問題点）
したがつて、上記フラグに応じて異つた演算を
行うように制御するために、同一のマイクロ命令
をデコードする必要があつた。このため、演算制
御ロジツクは複雑化し、マイクロ命令レジスタか
ら演算制御部を通つて演算器に達するまでの論理
段数が増加するため、遅延時間の増加を招くと共
に、演算結果を求めた後に次の動作を決定するた
めマイクロプログラムのステツプ数の増加を招
き、動作分岐の判断の先取りが困難であるといつ
た問題があつた。
行うように制御するために、同一のマイクロ命令
をデコードする必要があつた。このため、演算制
御ロジツクは複雑化し、マイクロ命令レジスタか
ら演算制御部を通つて演算器に達するまでの論理
段数が増加するため、遅延時間の増加を招くと共
に、演算結果を求めた後に次の動作を決定するた
めマイクロプログラムのステツプ数の増加を招
き、動作分岐の判断の先取りが困難であるといつ
た問題があつた。
本発明の目的は、演算器の出力を入力とするロ
ジツクアレイより発生するマイクロ命令と、制御
記憶に格納されているマイクロ命令とのいずれか
一方をマイクロ命令によつて選択し、マイクロ命
令レジスタに取り込むことができるようにして上
記欠点を除去し、同一の制御記憶アドレスより種
類の異なるマイクロ命令を取出すことによりマイ
クロプログラムの設計に柔軟性を与え、マイクロ
プログラムのステツプ数を減少させると共に演算
結果に基づくマイクロプログラムの分岐の判断を
可能とするように構成したマイクロプログラム制
御装置を提供することにある。
ジツクアレイより発生するマイクロ命令と、制御
記憶に格納されているマイクロ命令とのいずれか
一方をマイクロ命令によつて選択し、マイクロ命
令レジスタに取り込むことができるようにして上
記欠点を除去し、同一の制御記憶アドレスより種
類の異なるマイクロ命令を取出すことによりマイ
クロプログラムの設計に柔軟性を与え、マイクロ
プログラムのステツプ数を減少させると共に演算
結果に基づくマイクロプログラムの分岐の判断を
可能とするように構成したマイクロプログラム制
御装置を提供することにある。
（問題点を解決するための手段）
本発明によるマイクロプログラム制御装置は、
制御記憶と、演算器と、ロジツクアレイと、マル
チプレクサと、マイクロ命令レジスタとを具備
し、マイクロ命令レジスタの出力によつてマルチ
プレクサを切換えることができるように構成した
ものである。
制御記憶と、演算器と、ロジツクアレイと、マル
チプレクサと、マイクロ命令レジスタとを具備
し、マイクロ命令レジスタの出力によつてマルチ
プレクサを切換えることができるように構成した
ものである。
制御記憶は、マイクロプログラムを格納するた
めのものである。
めのものである。
演算器は、マイクロプログラムによつて制御さ
れていて演算を実行するためのものである。
れていて演算を実行するためのものである。
ロジツクアレイは、演算器の出力を入力して論
理演算を実行するためのものである。
理演算を実行するためのものである。
マルチプレクサは、制御記憶の出力の第１の部
分とロジツクアレイの出力とを入力してマルチプ
レクスするためのものである。
分とロジツクアレイの出力とを入力してマルチプ
レクスするためのものである。
マイクロ命令レジスタは、マルチプレクサの出
力と制御記憶の出力の第１の部分以外の出力とを
入力して保持するためのものである。
力と制御記憶の出力の第１の部分以外の出力とを
入力して保持するためのものである。
（実施例）
次に、図面を参照して本発明を詳細に説明す
る。
る。
第１図は、本発明によるマイクロプログラム制
御装置の一実施例を示すブロツク図である。第１
図において、１は制御記憶、２は制御アドレス生
成回路、３はマイクロ命令レジスタ、４はマルチ
プレクサ、５はロジツクアレイ、６は演算制御
部、７は演算器、８，９はそれぞれ第１および第
２のレジスタフアイル、１０，１１はそれぞれ第
１および第２の汎用レジスタ、１２はセレクタで
ある。
御装置の一実施例を示すブロツク図である。第１
図において、１は制御記憶、２は制御アドレス生
成回路、３はマイクロ命令レジスタ、４はマルチ
プレクサ、５はロジツクアレイ、６は演算制御
部、７は演算器、８，９はそれぞれ第１および第
２のレジスタフアイル、１０，１１はそれぞれ第
１および第２の汎用レジスタ、１２はセレクタで
ある。
第２図は、第１図に示すマイクロプログラム制
御装置の動作を示すタイミングチヤートである。
御装置の動作を示すタイミングチヤートである。
次に、第１図および第２図を参照しながら本発
明を詳細に説明する。第１図において、制御記憶
１はマイクロプログラムを格納し、マイクロ命令
は種々の処理制御に使用される。演算命令には演
算制御フイールドがあり、ロジツクアレイ５より
発生されたマイクロ命令は演算制御フイールドに
相当し、制御記憶１にも演算制御フイールドに相
当する部分が格納されている。ここで、マイクロ
命令のビツトフイールドを第３図に従つて説明す
ると、マイクロ命令はマイクロ命令の主動作を決
定するための命令タイプフイールドと、主動作の
もとで詳細動作を制御するための演算制御フイー
ルドと、マルチプレクサ４の入力を選択するため
の切換えビツトSELと、その他の処理を制御する
ための制御フイールドCNTと、次の制御アドレ
スを生成するための次アドレスフイールド
NEXT ADDRESSとから構成されている。演算
を行わない命令では、マイクロ命令の演算制御フ
イールドは他の制御のためのフイールド、例えば
レジスタ間転送のための制御フイールドとしての
意味を有する。
明を詳細に説明する。第１図において、制御記憶
１はマイクロプログラムを格納し、マイクロ命令
は種々の処理制御に使用される。演算命令には演
算制御フイールドがあり、ロジツクアレイ５より
発生されたマイクロ命令は演算制御フイールドに
相当し、制御記憶１にも演算制御フイールドに相
当する部分が格納されている。ここで、マイクロ
命令のビツトフイールドを第３図に従つて説明す
ると、マイクロ命令はマイクロ命令の主動作を決
定するための命令タイプフイールドと、主動作の
もとで詳細動作を制御するための演算制御フイー
ルドと、マルチプレクサ４の入力を選択するため
の切換えビツトSELと、その他の処理を制御する
ための制御フイールドCNTと、次の制御アドレ
スを生成するための次アドレスフイールド
NEXT ADDRESSとから構成されている。演算
を行わない命令では、マイクロ命令の演算制御フ
イールドは他の制御のためのフイールド、例えば
レジスタ間転送のための制御フイールドとしての
意味を有する。
ロジツクアレイ５の出力と同一のビツト幅を有
する制御記憶１の出力の一部CSPとロジツクアレ
イ５の出力とはマルチプレクサ４に入力され、マ
ルチプレクサ４の出力とCSP以外の制御記憶１か
らの出力とはマイクロ命令レジスタ３に入力され
てクロツクにより取込まれる。マイクロ命令レジ
スタ３に取込まれたマイクロ命令は演算制御部６
に入力され、演算制御部６は演算器７および演算
出力を格納するためのレジスタフアイル８，９を
制御する。
する制御記憶１の出力の一部CSPとロジツクアレ
イ５の出力とはマルチプレクサ４に入力され、マ
ルチプレクサ４の出力とCSP以外の制御記憶１か
らの出力とはマイクロ命令レジスタ３に入力され
てクロツクにより取込まれる。マイクロ命令レジ
スタ３に取込まれたマイクロ命令は演算制御部６
に入力され、演算制御部６は演算器７および演算
出力を格納するためのレジスタフアイル８，９を
制御する。
第１図に示すように演算制御部６に入力された
マイクロ命令はロジツクアレイ５の出力、または
マイクロ命令CSPを取込むマイクロ命令レジスタ
３の出力として得られたものである。これは、マ
イクロ命令CSPおよびロジツクアレイ５の出力が
演算制御フイールドALUに相当することを示す
ものである。
マイクロ命令はロジツクアレイ５の出力、または
マイクロ命令CSPを取込むマイクロ命令レジスタ
３の出力として得られたものである。これは、マ
イクロ命令CSPおよびロジツクアレイ５の出力が
演算制御フイールドALUに相当することを示す
ものである。
以上の条件のもとで、演算時の動作についてさ
らに詳細に説明する。
らに詳細に説明する。
第２図において制御アドレスＡによつてアクセ
スされ、制御記憶１よりマイクロ命令ａが読出さ
れて出力される。通常、マルチプレクサ４の切換
制御ビツトSELは“０”であるので、マルチプレ
クサ４は制御記憶１の内容を選択して出力し、ク
ロツクによりａの内容がマイクロ命令レジスタ３
へ取込まれて実行される。制御アドレス生成回路
２はマイクロ命令の次アドレスフイールドNE−
XT ADDRESSより次の制御アドレスＢを生成
し、制御記憶１よりマイクロ命令ｂを読出して出
力する。このとき、マイクロ命令レジスタ３には
ａが格納されているので、SELフイールドは
“０”になつている。したがつて、マルチプレク
サ４は制御記憶１の出力ｂを選択して出力し、マ
イクロ命令レジスタ３に取込む。ここで、マイク
ロ命令ｂが２進の乗算、または除算を実行するマ
イクロ命令であれば、マルチプレクサ制御ビツト
SELは“１”であり、マルチプレクサ４はロジツ
クアレイ５の出力を選択して出力する。マイクロ
命令ｂは第１の汎用レジスタ１０と第２の汎用レ
ジスタ１１との間の演算を実行する命令であり、
ロジツクアレイ５には演算出力が入力され、上記
演算出力に従つて次のマイクロ命令で実行される
べき演算制御フイールドのマイクロ命令c′が発生
され、マルチプレクサ４に入力される。そこで、
マルチプレクサ４の出力がマイクロ命令レジスタ
３の入力となる。
スされ、制御記憶１よりマイクロ命令ａが読出さ
れて出力される。通常、マルチプレクサ４の切換
制御ビツトSELは“０”であるので、マルチプレ
クサ４は制御記憶１の内容を選択して出力し、ク
ロツクによりａの内容がマイクロ命令レジスタ３
へ取込まれて実行される。制御アドレス生成回路
２はマイクロ命令の次アドレスフイールドNE−
XT ADDRESSより次の制御アドレスＢを生成
し、制御記憶１よりマイクロ命令ｂを読出して出
力する。このとき、マイクロ命令レジスタ３には
ａが格納されているので、SELフイールドは
“０”になつている。したがつて、マルチプレク
サ４は制御記憶１の出力ｂを選択して出力し、マ
イクロ命令レジスタ３に取込む。ここで、マイク
ロ命令ｂが２進の乗算、または除算を実行するマ
イクロ命令であれば、マルチプレクサ制御ビツト
SELは“１”であり、マルチプレクサ４はロジツ
クアレイ５の出力を選択して出力する。マイクロ
命令ｂは第１の汎用レジスタ１０と第２の汎用レ
ジスタ１１との間の演算を実行する命令であり、
ロジツクアレイ５には演算出力が入力され、上記
演算出力に従つて次のマイクロ命令で実行される
べき演算制御フイールドのマイクロ命令c′が発生
され、マルチプレクサ４に入力される。そこで、
マルチプレクサ４の出力がマイクロ命令レジスタ
３の入力となる。
ここで、マイクロ命令ｂが乗算を行うマイクロ
命令である場合の具体的演算動作について説明し
ておく。マイクロ命令ｂが第１の汎用レジスタ１
０の内容と第２の汎用レジスタ１１の内容とを加
算して得た加算結果と、第２のレジスタフアイル
９の内容とを連結して右に１ビツトだけシフト
し、その結果を第２の汎用レジスタ１１と第２の
レジスタフアイル９とに格納する命令であるもの
と仮定する。この場合、ロジツクアレイ５は上記
演算時の第２のレジスタフアイルド９の最下位入
力が“０”であれば、第２の汎用レジスタ１１の
内容と第２のレジスタフアイル９の内容とを連結
して右に１ビツトだけシフトし、結果を第２の汎
用レジスタ１１と第２のレジスタフアイル９とに
格納するためのマイクロ命令を発生する。第２の
レジスタフアイル９の最下位入力が“１”であれ
ば、第１の汎用レジスタ１０の内容と第２の汎用
レジスタ１１の内容とを加算し、加算結果と第２
のレジスタフアイル９の内容とを連結して右に１
ビツトだけシフトし、その結果を第２の汎用レジ
スタ１１と第２のレジスタフアイル９とに格納す
るためのマイクロ命令を発生する。以上、乗算プ
ログラムの一つの動作例について説明した。
命令である場合の具体的演算動作について説明し
ておく。マイクロ命令ｂが第１の汎用レジスタ１
０の内容と第２の汎用レジスタ１１の内容とを加
算して得た加算結果と、第２のレジスタフアイル
９の内容とを連結して右に１ビツトだけシフト
し、その結果を第２の汎用レジスタ１１と第２の
レジスタフアイル９とに格納する命令であるもの
と仮定する。この場合、ロジツクアレイ５は上記
演算時の第２のレジスタフアイルド９の最下位入
力が“０”であれば、第２の汎用レジスタ１１の
内容と第２のレジスタフアイル９の内容とを連結
して右に１ビツトだけシフトし、結果を第２の汎
用レジスタ１１と第２のレジスタフアイル９とに
格納するためのマイクロ命令を発生する。第２の
レジスタフアイル９の最下位入力が“１”であれ
ば、第１の汎用レジスタ１０の内容と第２の汎用
レジスタ１１の内容とを加算し、加算結果と第２
のレジスタフアイル９の内容とを連結して右に１
ビツトだけシフトし、その結果を第２の汎用レジ
スタ１１と第２のレジスタフアイル９とに格納す
るためのマイクロ命令を発生する。以上、乗算プ
ログラムの一つの動作例について説明した。
一方、次アドレスフイールドNEXT ADD−
RESSより制御アドレス生成回路２によつて次の
制御アドレスＣが生成され、制御記憶１よりマイ
クロ命令ｃが読出されて演算制御フイールド
ALU以外が入力されるべきマイクロ命令レジス
タ３に入力される。したがつて、マイクロ命令レ
ジスタ３の演算制御フイールドALUにはロジツ
クアレイ５の出力のマイクロ命令c′の内容、他の
フイールドには制御記憶１より読出されたマイク
ロ命令ｃの内容が格納されて実行される。マイク
ロ命令c′は演算出力の結果により生成したもので
あるため、一つ以上のマイクロ命令を生成しうる
ことは明らかである。
RESSより制御アドレス生成回路２によつて次の
制御アドレスＣが生成され、制御記憶１よりマイ
クロ命令ｃが読出されて演算制御フイールド
ALU以外が入力されるべきマイクロ命令レジス
タ３に入力される。したがつて、マイクロ命令レ
ジスタ３の演算制御フイールドALUにはロジツ
クアレイ５の出力のマイクロ命令c′の内容、他の
フイールドには制御記憶１より読出されたマイク
ロ命令ｃの内容が格納されて実行される。マイク
ロ命令c′は演算出力の結果により生成したもので
あるため、一つ以上のマイクロ命令を生成しうる
ことは明らかである。
他方、アドレスＣに格納された制御記憶１のマ
イクロ命令ｃの演算制御フイールドALUを使用
して演算することも当然可能である。第２図にお
いて、マイクロ命令ｄがマイクロ命令レジスタ３
に取込まれると、マイクロ命令ｄのSELビツトは
“０”であり、マイクロ命令ｄの次アドレスフイ
ールドNEXT ADDRESSにより制御アドレス生
成回路２によつて制御アドレスＣが生成され、制
御アドレスＣによつてアクセスされた制御記憶１
よりマイクロ命令ｃが読出される。このときSEL
＝“０”であるので、マルチプレクサ４は制御記
憶１の出力を選択して出力し、マイクロ命令レジ
スタ３に格納しておき実行する。
イクロ命令ｃの演算制御フイールドALUを使用
して演算することも当然可能である。第２図にお
いて、マイクロ命令ｄがマイクロ命令レジスタ３
に取込まれると、マイクロ命令ｄのSELビツトは
“０”であり、マイクロ命令ｄの次アドレスフイ
ールドNEXT ADDRESSにより制御アドレス生
成回路２によつて制御アドレスＣが生成され、制
御アドレスＣによつてアクセスされた制御記憶１
よりマイクロ命令ｃが読出される。このときSEL
＝“０”であるので、マルチプレクサ４は制御記
憶１の出力を選択して出力し、マイクロ命令レジ
スタ３に格納しておき実行する。
本実施例では乗算と除算とについて説明した
が、マイクロ命令の種類が上記演算に制限される
ことを示すものではなく、演算結果をもとに次の
マイクロ命令が決定される場合であれば、どのよ
うな場合にも応用できることはいうまでもない。
が、マイクロ命令の種類が上記演算に制限される
ことを示すものではなく、演算結果をもとに次の
マイクロ命令が決定される場合であれば、どのよ
うな場合にも応用できることはいうまでもない。
（発明の効果）
本発明は以上説明したように、アドレスＣのマ
イクロ命令として制御記憶へ格納されたマイクロ
命令ｃ以外に、演算出力を入力するロジツクアレ
イよりマイクロ命令を得ることによつて一つのア
ドレスに一つ以上のマイクロ命令を格納すること
ができるようにし、演算結果を求めると同時に演
算結果を条件とするマイクロ命令の分岐の判定を
可能ならしめることによつて、分岐を先取りする
と共にマイクロプログラムのステツプ数を削減
し、演算制御部の論理の単純化するほか、論理段
数の削減のみに限らずマイクロプログラム設計に
柔軟性を与えるという広い範囲の効果がある。
イクロ命令として制御記憶へ格納されたマイクロ
命令ｃ以外に、演算出力を入力するロジツクアレ
イよりマイクロ命令を得ることによつて一つのア
ドレスに一つ以上のマイクロ命令を格納すること
ができるようにし、演算結果を求めると同時に演
算結果を条件とするマイクロ命令の分岐の判定を
可能ならしめることによつて、分岐を先取りする
と共にマイクロプログラムのステツプ数を削減
し、演算制御部の論理の単純化するほか、論理段
数の削減のみに限らずマイクロプログラム設計に
柔軟性を与えるという広い範囲の効果がある。
第１図は、本発明によるマイクロプログラム制
御装置の一実施例を示すブロツク図である。第２
図は、第１図に示すマイクロプログラム制御装置
の動作を示すタイミングチヤートである。第３図
は、本発明において使用されるマイクロ命令のフ
イールド構成を示す図である。 １……制御記憶、２……制御アドレス生成回
路、３……マイクロ命令レジスタ、４……マルチ
プレクサ、５……ロジツクアレイ、６……演算制
御部、７……演算器、８，９……レジスタフアイ
ル、１０，１１……汎用レジスタ、１２……セレ
クタ、OP……命令タイプフイールド、ALU……
演算制御フイールド、SEL……マルチプレクサ制
御ビツト、CNT……プロセツサの制御フイール
ド、NEXT ADDRESS……次アドレスフイール
ド。
御装置の一実施例を示すブロツク図である。第２
図は、第１図に示すマイクロプログラム制御装置
の動作を示すタイミングチヤートである。第３図
は、本発明において使用されるマイクロ命令のフ
イールド構成を示す図である。 １……制御記憶、２……制御アドレス生成回
路、３……マイクロ命令レジスタ、４……マルチ
プレクサ、５……ロジツクアレイ、６……演算制
御部、７……演算器、８，９……レジスタフアイ
ル、１０，１１……汎用レジスタ、１２……セレ
クタ、OP……命令タイプフイールド、ALU……
演算制御フイールド、SEL……マルチプレクサ制
御ビツト、CNT……プロセツサの制御フイール
ド、NEXT ADDRESS……次アドレスフイール
ド。
Claims (1)
- １ マイクロプログラムを格納するための制御記
憶と、前記マイクロプログラムによつて制御され
ていて演算を実行するための演算器と、前記演算
器の出力を入力して論理演算を実行するためのロ
ジツクアレイと、前記制御記憶の出力の第１の部
分と前記ロジツクアレイの出力とを入力してマル
チプレクスするためのマルチプレクサと、前記マ
ルチプレクサの出力と前記制御記憶の出力の前記
第１の部分以外の出力とを入力して保持するため
のマイクロ命令レジスタとを具備し、前記マイク
ロ命令レジスタの出力によつて前記マルチプレク
サを切換えることができるように構成したことを
特徴とするマイクロプログラム制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18298284A JPS6160129A (ja) | 1984-08-31 | 1984-08-31 | マイクロプログラム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18298284A JPS6160129A (ja) | 1984-08-31 | 1984-08-31 | マイクロプログラム制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6160129A JPS6160129A (ja) | 1986-03-27 |
| JPH03654B2 true JPH03654B2 (ja) | 1991-01-08 |
Family
ID=16127692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18298284A Granted JPS6160129A (ja) | 1984-08-31 | 1984-08-31 | マイクロプログラム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6160129A (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6051734B2 (ja) * | 1978-01-30 | 1985-11-15 | 株式会社日立製作所 | マイクロプログラム制御方式 |
| JPS5533238A (en) * | 1978-08-30 | 1980-03-08 | Toshiba Corp | Microprogrm control system |
| JPS57169853A (en) * | 1981-04-10 | 1982-10-19 | Toshiba Corp | Arithmetic controlling system |
| JPS58200349A (ja) * | 1982-05-14 | 1983-11-21 | Nec Corp | マイクロプログラム制御装置 |
-
1984
- 1984-08-31 JP JP18298284A patent/JPS6160129A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6160129A (ja) | 1986-03-27 |
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