JPS6160625B2

JPS6160625B2 -

Info

Publication number: JPS6160625B2
Application number: JP53067488A
Authority: JP
Inventors: Yoshikazu Yamamoto
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1978-06-05
Filing date: 1978-06-05
Publication date: 1986-12-22
Also published as: JPS54158120A

Description

【発明の詳細な説明】この発明はフレームシンクロナイザーなどに使
用されるメモリー制御装置に適用して好適な信号
位相変換装置に関する。

現在、放送局間で授受される映像信号の同期を
とる１つの方法としてフレームシンクロナイザが
開発されている。フレームシンクロナイザは１フ
レーム（又は１フイールド）分のメモリ容量をも
つメモリーを使用し、入力映像信号のデイジタル
信号を入力映像信号に同期したクロツクパルスで
書込み、そして読出しは書込み用クロツクパルス
とは非同期なキー局の基準クロツクパルスを利用
して行ない、これより基準クロツクに結合した映
像信号を得るようにしたものである。

第１図はこのフレームシンクロナイザに使用さ
れるメモリー制御装置の一例を示す要部の系統図
で、この例ではメモリ部を２個のメモリーブロツ
クに分割して構成した場合である。

１はローカル局から送られた映像信号あるいは
VTRからの再生映像信号の入力端子、２は同期
分離回路、３はクロツクパルス発生回路である。
４はＡ−Ｄ変換回路で、入力映像信号に同期した
クロツクパルスによつてＡ−Ｄ変換される。この
例は１サンプルが８ビツトにデイジタル変換さ
れ、この入力デイジタル信号は直−並列変換用の
入力バツフア回路５に供給され、Ｍサンプル分の
入力デイジタル信号が並例に変換される。２個の
バツフア回路５Ａ，５Ｂで構成された場合には、
これら回路５Ａ，５Ｂで入力デイジタル信号が順
次並列デイジタル信号に変換される。

Ｍサンプル分が並列変換された後は、この並列
デイジタル信号がメモリー６の対応するメモリー
ブロツク６Ａ，６Ｂに順次書込まれる。７は書込
み側のメモリー制御回路である。

読出し動作は次のようにして行なわれる。８は
基準信号の発生回路で、周波数は3.58MHzであ
り、この基準信号は基準クロツクパルス発生回路
９に供給され、基準信号を例えば４逓倍して基準
クロツクパルスが形成される。１０は読出し側の
メモリー制御回路である。

メモリーブロツク６Ａ，６Ｂから順次に読出さ
れたデータ（並列デイジタル信号）は並−直列変
換用の出力バツフア回路１１Ａ，１１Ｂにて直列
に変換され、変換された直列デイジタル信号は後
段のＤ−Ａ変換回路１２に供給され、入力時の映
像信号に復号される。

復号された映像信号は基準信号に同期している
ので、入力映像信号との同期関係が非同期であつ
ても、キー局に同期結合した映像信号が得られ
る。

ところで、映像信号の入出力間での非同期性
は、メモリ部６に対する書込み要求と読出し要求
との非同期として表われるので、同期のずれ方で
は同じメモリーブロツクに対し書込み要求と読出
し要求が同時に発生し得る。

メモリー素子としてMOS−RAMを使用したと
きにはRAMは書込みと読出しとを同時に行なう
ことができないので、上述の事態を回避するため
従来では１つの解決手段として１メモリーサイク
ルをメモリー素子であるRAMの１サイクルタイ
ムの３倍に選び、そしてこの１メモリーサイクル
を３相に分割する手段を採る。そして、第３相目
を読出しアクセス専用の相に割当て、その他の相
を書込み専用の相に割当てることによつて書込み
及び読出し欠除の防止を図つている。

ところが、このように構成するとバツフア回路
の容量が大きくなり、例えばＭ＝８とすると、１
つのバツフア容量は24サンプル分必要になるか
ら、合計で96サンプル分のバツフアレジスタを必
要とする。

そして今仮に、サイクルタイムが400nSで容量
が16KのRAMを用いてメモリーを構成すると、
クロツクパルスWC，RCの周波数が４scのと
き、第１図に示す構成では、データを並列化する
サンプル数Ｍは、Ｍ＝７でなければならず、依つ
て結局メモリーの総容量は672Kサンプル（16K
×３相×７サンプル×２倍）の容量となる。その
ため、この構成では１フレームにおいて必要な最
大容量（477750サンプル）を大きく越え、無駄な
容量がが多くなる欠点がある。

またこの構成では、書込み側と読出し側の夫々
にメモリー制御回路７，１０が必要になり、回路
の共用化を図りえず、構成の簡略化ができない。

第２図の構成はこのような点を考慮したもの
で、入出力間の非同期性に基づく入力データの書
き損じをなくすと共に、無駄な容量を極力減なし
て装置の必要とするメモリー容量の削減を図つた
ものである。

この例ではフレーム又はフイールドメモリー部
６がＮ個のメモリーブロツクに分割される。実施
例はＮ＝４の場参を示す。４個のメモリーブロツ
ク６Ａ〜６Ｄの入力側には夫々入力デイジタル信
号を直−並列変換する入力バツフア回路５Ａ〜５
Ｄが設けられ、出力側には並−直列変換用の出力
バツフア回路が１つおきのメモリーブロツクに対
して夫々共通に設けられる。従つて、メモリーブ
ロツク６Ａ，６Ｃに対して出力バツフア回路１１
Ａが、残りのメモリーブロツク６Ｂ，６Ｄに対し
て出力バツフア回路１１Ｂが設けられる。

そして、入出力の各バツフア回路５Ａ〜５Ｄ，
１１Ａ，１１Ｂの各バツフア容量はメモリーブロ
ツクの１メモリーサイクル分の書込み容量に選定
される。

１５はマルチプレクサーである。１６は書込み
及び読出しを制御するための制御回路で、書込み
及び読出しの実行タイミングはいずれもキー局の
基準位相に同期結合される。書込み要求信号は従
来と同じく入力映像信号に同期して得られる。１
７は書込み側のサイクルカウンタでＭサンプル毎
に書込みサイクルパルスWCCが得られる。１８
は読出し側のサイクルカウンタである。

この装置の基本的な動作は次の通りである。

１メモリーサイクルはメモリーブロツクを構
成するメモリー素子（RAM）の１サイクルタ
イムに選定される。

デイジタル出力は対応するメモリーブロツク
にメモリーサイクル毎に順次書込まれる。この
場合、書込み要求とメモリーサイクルとは非同
期であるため、メモリーサイクルの途中で書込
み要求が生じる。このときには書込み要求は次
のメモリーサイクルの始りで実行される。すな
わち、書込み側を読出し側に対して譲歩させ
る。

そして、同一のメモリーサイクル内で異なる
メモリーブロツクに対する書込み要求が生じた
ときは、それらのメモリーブロツクに対して書
込み動作を同時に行なわせる。

メモリーブロツクのメモリー内容はメモリー
サイクル毎に順次に読出される。この場合、書
込み要求を受け取つた後に読出し動作の要求が
あつたときには、書込み側に譲歩して読出し実
行を書込み動作の済んだ後のメモリーサイクル
に廻す。

読出し側を書込み側に譲歩させると、入力時
とぎれのなかつたデータ系列に切目が生ずる。
この切目が生じないように出力バツフア回路１
１Ａ，１１Ｂの読出しタイミングが定められ
る。

第３図は第２図に示した装置の具体回路であ
る。信号経路に沿いながらその構成及び動作を説
明する。

端子３ａに供給された入力映像信号に同期した
クロツクパルスWC（Ｗは入力側すなわち書込み
側を示す。以下同じ）は書込みサイクルカウンタ
１７に供給されて、書込みサイクルの始りを表わ
すサイクルパルスWCC（第４図Ａ）が形成さ
れ、そしてこのパルスWCCはアドレスカウンタ
２１に供給される。カウンタ２１はメモリーブロ
ツク６Ａ〜６Ｄに対する物理アドレスを指定する
ためのもので、さらにカウンタ２１の下２ビツト
のカウンタ出力はブロツク指定パルスWBとして
利用される。

WCCBRはサイクルカウンタ１７から得られる
ボロー信号で、これはマルチプレクサ２２に供給
され、ブロツク指定パルスWBに応じて指定され
た制御信号WCBRが各メモリーブロツク６Ａ〜
６Ｄの対応する制御回路１６Ａ〜１６Ｄに順次供
給される。制御信号WCBR₀の一例を第４図Ｂに
示す。２４はエナーブル信号WEN₀〜WEN₃をＭ
サンプル毎に順次対応するゲート回路２５Ａ〜２
５Ｄに供給するためのマルチプレクサである。

一方、端子９ａには読出し側すなわちキー局の
基準クロツクパルスRC（Ｒは読出し側を示す。
以下同じ）が供給され、書込み側と同じくサイク
ルカウンタ１８で読出しサイクルの始めを表わす
パルスRCC（第４図Ｆ）が形成され、またサイ
クルカウンタ１８のボロー信号RCCBRがマルチ
プレクサ３２に供給され、ブロツク指令パルス
RBにて制御信号RCBRが順次振分けされて各制
御回路１６Ａ〜１６Ｄに供給される。制御回路１
６Ａに供給される制御信号RCBR₀を第４図Ｇに
示す。

次に書込み動作を説明するも、制御回路１６Ａ
に供給される制御信号WCBR₀にてRS−フリツプ
フロツプ回路３５Ａがセツトされてメモリーブロ
ツク６Ａに対しＱ端子より書込み要求信号
WREQ⁰（第４図Ｃ）が発生し、これはＤ−フリ
ツプフロツプ回路３６ＡのＤ入力となされる。読
出し側のサイクルパルスRCCが書込み側のサイ
クルパルスWCCと図に示すだけ位相差があると
すれば制御信号WCBR₀が入力した直後のサイク
ルパルスRCCが得られる時点でフリツプフロツ
プ回路３５ＡのＱ出力が立上り、書込み実行指令
信号WE₀（第４図Ｄ）が得られるから、この時
点で入力バツフア回路５Ａの並列デイジタル信号
がメモリーブロツク６Ａの所望とするメモリーに
書込まれる。

RS−フリツプフロツプ回路３５Ａはサイクル
パルスRCCと書込み実行指令信号WE₀とのアン
ド出力WAND（第４図Ｅ）にてリセツトされ、
これによりＤ−フリツプフロツプ回路３６ＡのＱ
出力が反転するから、期間Ｔの間だけ書込みが行
なわれることになる。

このように書込み要求がメモリーサイクルの途
中で行なわれたときは、即座に書込みが実行され
るのではなく、次のメモリーサイクルの始りから
期間Ｔだけ実行されることになる。

次に、メモリーブロツク６Ａに書込まれたデー
タの読出し動作について説明する。第４図Ｇの制
御信号RCBR₀がRS−フリツプフロツプ回路３７
Ａに供給されると読出し要求信号RREQ₀（第４
図Ｈ）が得られ、これと書込み要求信号WREQ₀
の反転された信号WREQ₀′（同図）のアンド出
力RAND（同図Ｊ）がＤ−フリツプフロツプ回路
３８Ａに供給される結果、読出し要求が出された
メモリーサイクルの次のメモリーサイクルの始り
であるサイクルパルスRCC₁にて読出し実行指令
信号RE₀（同図Ｋ）が得られる。

RS−フリツプフロツプ回路３７Ａは読出し実
行指令信号RE₀とサイクルパルスRCC₁とのナン
ド出力（同図Ｌ）にてリセツトされ、読出し実行
指令信号RE₀は期間Ｔの間だけ得られるからこの
間にデータの読出しが行なわれる。

なお、データが読出されてから、このデータが
直列変換されて端子１５ａに供給されたとき、こ
の直列変換出力の流れに途切れがないようにする
ため、このことをも考慮して読出し要求があつた
ときから３サイクル目で直列変換出力が得られる
ように定める。そのため、出力バツフア回路１１
Ａ，１１Ｂに供給されるロード信号PSLDと、並
−直列変換用クロツクパルス（基準クロツクパル
スRCの反転パルス）をエナーブルにするエナー
ブル信号PSENとは次のように形成されるもので
ある。

出力バツフア回路１１Ａに供給されるロード信
号PSLD_Aは、ブロツク６Ａと６Ｃに供給される
読出し実行指令信号RE₀とRE₂とのオア出力とボ
ロー信号RCCBRとのアンド出力が利用される。
これに対し、他方のロード信号PSLD_Bはオア出
力の形成が異るだけであつて、読出し実行指令信
号RE₁とRE₃のオア出力が利用される。

エナーブル信号PSEN_Aは１メモリーサイクル
毎に反転する信号であり、この例ではアドレスカ
ウンタ３１のカウンタ出力が利用される。他方の
エナーブル信号PSEN_Bは反転エナーブル信号
PSEN_A′である。

従つて、第４図Ｇ，Ｎで示すように読出し要求
信号RREQ₀が発生してから３サイクル目にブロ
ツク６Ａに対応した出力バツフア回路１１Ａから
直列デイジタル信号が得られるように、出力バツ
フア回路１１Ａに供給されるエナーブル信号
PSEN_Aの信号レベル（極性）が定められる。こ
の例では“１”でエナーブルとする。

このようにして、第４図のような場合にはキー
局に同期し、かつ連続した入力映像信号が得られ
る。

ところで、書込み動作と読出し動作とは非同期
であるから、第５図のように書込み側のサイクル
よりメモリーサイクルの方が長くかつ１メモリー
サイクル内に２個以上のサイクルパルスWCCが
入るようなデータレートの場合には、時点t₁から
始まるメモリーサイクル内で、２つの書込み要求
が発生することがある。

このような場合には時点t₂から始まるメモリー
サイクルに異る２つのメモリーブロツクに対し同
時に書込み実行させる。その場合のタイムチヤー
トを第６図に示す。同図に付された番号はメモリ
ーブロツク１６Ａ〜１６Ｄに対応する（「０」は
１６Ａ、「１」は１６Ｂ……）。そして、同図Ｅに
おいて同一サイクル内に２以上の番号が付されて
いるサイクルが同時書込みの実行を示す。

続いて、このようなデータレートの場合の読出
し動作について説明する。まず、メモリーブロツ
ク６Ａについてであるが、同図Ｅの書込みが行な
われる場合、アンド回路４０Ａには第６図Ｆの書
込み側の反転要求信号WCBR₀′と同図Ｇの読出し
要求信号RCBR₀とが供給されるので、同図Ｈの
読出し実行指令信号RE₀が形成され、この時点で
メモリーブロツク６Ａのデータが読出される。

第２のメモリーブロツク６Ｂの制御回路１６Ｂ
には、同図Ｉ，Ｊに示す書込み及び読出しの各要
求信号WCBR₁′，RCBR₁が供給され、又第３のメ
モリーブロツク６Ｃには同図Ｌ，Ｍの要求信号
WCBR₂′，RCBR₂が供給され、そして読出し要求
信号RCBR₁，RCBR₂は同時に立下るので、第２
及び第３のメモリーブロツク６Ｂ，６Ｃに対し読
出し実行指令信号RE₁，RE₂が同時に発生するこ
とになる。そのため、データの同時読出しが行な
われる。

以上のことから同図Ｒに示すような読出し動作
となり、データが正規の時系列をもつて途切れな
く読出されることになる。

ここで、上述した動作を総合すれば、第４図に
示すメモリーサイクルM₁ではその最後にブロツ
ク６Ｂに対する読出し要求信号RREQ₁が発生す
るけれど、この要求信号RREQ₁が得られたとき
には、このブロツク６Ｂに対して書込み要求信号
WREQ₁が得られるので、書込み側に譲歩し、次
のメモリーサイクルM₂では読出し動作は実行さ
れず、その次のメモリーサイクルM₃で実行され
ることになる（同図Ｋ）。

メモリーサイクルM₃の最後に発生するロード
信号PSLD_Bで出力バツフア回路１１Ｂにデータ
がロードされると共に、次のメモリーサイクル
M₄（要求信号RREQ₁が得られてから３サイクル
目）でシリアルアウトされる。

これに対し、メモリーサイクルM₂の最後にお
いてブロツク６Ｃに対する読出し要求信号
RREQ₂が得られたとき、そのメモリーサイクル
M₂内ではすでにこのブロツク６Ｃへの書込みが
終了しているので、この要求信号RREQ₂は即座
に受へ入れられ、次のメモリーサイクルM₃でデ
ータの読出しが実行されることになる（同図
Ｎ）。

読出されたデータはメモリーサイクルM₃の最
後で発生するロード信号PSLD_Aで出力バツフア
回路１１Ａにロードされる。但し、続くメモリー
サイクルM₄で出力バツフア回路１１Ｂがエナー
ブルであれば、次のメモリーサイクルM₅で他方
の出力バツフア回路１１Ａがエナーブルになるの
で、結局ブロツク６Ｃのデータはメモリーサイク
ルM₅でシリアルアウトされる。

データレートが第５図の場合と逆でも同様であ
る。

なお、第６図で示したように同一のメモリーサ
イクル内で同時に書込み動作を実行する場合にあ
つて、第６図Ｅのように「０，１」のメモリーブ
ロツク６Ａ，６Ｂでは同じアドレスに書込まれる
が、「３，０」のような場合ではメモリーブロツ
ク６Ｄに対するアドレスとメモリーブロツク６Ａ
に対するアドレスは異なる。そのため実際にはブ
ロツク６Ｂと６Ｃとの間にアドレス情報のホルダ
ー（特に図示せず）が設けられ、ホルダーを介し
てアドレス情報がブロツク６Ｃ，６Ｄに供給され
る。アドレス、情報をホルダーに移すには読出し
実行指令信号WE₀を利用すればよい。

なお、第２図では４個のメモリーブロツクに分
割してメモリ装置を構成するようにしたが、それ
は次の理由による。第５図のようにクロツクパル
スWC，RCの周期をＴ_W，Ｔ_Rとし、Ｍサンプル
分で１サイクルとすると、１サイクルはMT_W，
MT_Rとなる。そして、今、ある入力バツフア回
路の変換デイジタル信号をメモリーにストアーし
ている間に次の新しいデータが同一の入力バツフ
ア回路に入力してデータの書き損じが生じないよ
うにするために必要な入力バツフア回路の数をＮ
とすれば、（Ｎ−１）MT_W2MT_R …(1) を満足しなければならない。式(1)はＮ２Ｔ_Ｒ／Ｔ_Ｗ＋１ …(2) となる。第５図よりＴＲ＞Ｔ_Wであるから、この
条件を満足する式(2)の最小の整数は４である。

Ｎ＝４とすると、Ｔ_Ｒ／Ｔ_Ｗ３／２までの時間軸変
動に対処できるから、実際にはＮ＝４で充分である。従
つてメモリーは４個のメモリーブロツクに分割す
ればよい。

なお、式(2)から明らかなように、メモリーの分
割数Ｎはバツフア容量Ｍと無関係であり、本例で
は前に述べたように、バツフア容量Ｍはメモリブ
ロツクの１メモリーサイクルの書込み容量に選ば
れている。

第３図の構成によれば、入力映像信号に時間軸
変動があり、同一メモリーサイクル内に異るメモ
リーブロツクに書込み要求があつたときには、次
のメモリーサイクルで同時に書込み実行を行なう
ようにしたから、時間軸変動を簡単に吸収でき
る。入力バツフア回路の数を４個にすれば、入力
データの書き損じがなくなる。

そして、同一のメモリーブロツクに対し、書込
み要求及び読出し要求が同時にあつた場合は、書
込み動作を優先させ（但し、実行タイミングは読
出し側のタイミングに同期している）、読出し動
作の実行は次のメモリーサイクルにまわすように
しているので、１メモリーサイクルタイムを
RAMの１サイクルタイムと等しくしても同時ア
クセスを解決できる。但し、この場合に生ずるデ
ータの途切れは上述したように２個の出力バツフ
ア回路で処理している。

こうすれば、バツフア容量を従来よりも大幅に
削減できる。従来では672Kサンブル分のメモリ
ー容量が必要であるのに対し、この構成では、Ｍ
＝８にするだけで、524288サンプル（16K×８サ
ンプル×４個）になるから従来よりもメモリー容
量の大幅な削減を図ることができ、コストパフオ
ーマンスの向上を図ることができる。

又書込み実行は読出し側の基準クロツクRCに
同期しているため、メモリーブロツク６Ａ〜６Ｄ
に対し、夫々１個の制御回路１６Ａ〜１６Ｄで済
み、従来の如く、読出し書込み側の夫々に対する
制御回路を必要としない。

ところで、入力情報信号のデータレートＴ_Wが
基準信号のデータレートＴ_Rと異なる場合、幾時
間か経過すると、例えばＴ_W＜Ｔ_Rのときは入力デ
ータのうち単位データ分（例えば１フレーム分）
が間引きされ、Ｔ_W＜Ｔ_Rのときは同一の単位デー
タ分が繰返して読出されることが発生する。すな
わち書込み側又は読出し側の追越しが発生する。

情報信号としてカラー映像信号を例にとつて説
明する。カラー映像信号の場合、キー局の基準搬
送周波数_scとローカル局の搬送周波数との許容
しうる最大周波数偏差は10Hzであるから、今仮に
これら局間の周波数偏差が10Hzであるカラー映像
信号を取扱うと、クロツク周波数を３_scに選定
したとき、約３時間20分毎に書込み側、読出し側
のどちらかについて１フレーム分の追越しが発生
する。

この追越しが発生したとき、発生したライン以
降から次の追越し発生までのデータをそれまでの
クロツク系列で読出すと次のような問題が生ず
る。すなわち、隣り合うフレームの相対する水平
走査線を構成する絵素の空間的配列が異つている
ので、クロツク周波数を３_scに選んだ場合輝度
成分はもとより色成分の再生が正しく行なわれな
くなる。クロツク周波数が４_scのときには色成
分のみ正しく復調されない。

そこで、この発明は追越しの発生を簡単に検出
できるようにしたものである。

この発明では第２図に示すメモリー６を主メモ
リー装置としたとき、この主メモリー装置に対し
副メモリー装置が設けられ、主メモリー装置に対
する書込み動作に同期して主メモリー装置におけ
る書込み状態を示す表示信号が副メモリー装置に
記憶される。同じように読出し動作に同期して主
メモリー装置における読出し状態を示す表示信号
が副メモリー装置に記憶され、これら表示信号を
利用して主メモリー装置に対する書込み又は読出
し動作の追越しを検出するようにしたものであ
る。図面を参照してこの発明の一例を詳細に説明
する。

第７図に示す実施例では表示信号は２値信号で
構成され、この例では書込み状態を示す表示信号
は「１」で、読出し状態を示す表示信号が「０」
に定められる。そして所定のデータ群、この例で
は１水平ライン分のデータを単位として表示信号
が記憶される。そのため、副メモリー装置にはラ
イン毎に「１」又は「０」のフラツグ列が記憶さ
れることになる。

そして、主メモリー装置６の所定ブロツクのｉ
ラインにデータを書込んだ後に、フラツグ列のｉ
−１ラインに表示信号「１」を書込む。主メモリ
ー装置６からｊラインのデータを読出す場合は、
この読出しにかかる前にｊ−１ラインのフラツグ
列に表示信号「０」を書込む。フラツグ列への書
込み時点及び表示信号をこのように選定すれば、
主メモリー装置６へのデータ書込み及び読出しの
際に表示信号の内容を判別するだけで追越しの発
生を検出できる。

すなわち、主メモリー装置６へのデータの書込
み時、ｉ−１ラインのフラツグ列に「１」を書込
む前にｉ−１ラインのフラツグ列より読出された
表示信号が「０」である場合にはこれから書換え
ようとするｉラインのデータは少くとも１度は読
出されていることを示すものである。そして
「１」の表示信号である場合にはまだｉラインは
１度も読出されていないことを示す。この追越し
はＴ_W＜Ｔ_Rのとき発生する。

ｊラインのデータを読出す前に、フラツグ列の
ｊ−１ラインに書込まれた表示信号の内容を検出
し、これが「０」である場合には先に続出したこ
とのあるデータを再び読むことになり、「１」で
あるときは初めてそのデータを読出すことにな
る。この追越しはＴ_W＞Ｔ_Rのときに発生する。

以上のような動作を達成するための構成の一例
を第７図に示す。副メモリー装置５０は図のよう
に少くとも525本の水平ラインに対応した容量を
もつフラツグ列５０Ａとデコーダ５０Ｂで構成さ
れる。フラツグ列５０Ａは例えば1K×１ビツト
のスタテイツクRAMが利用され、表示信号はキ
ー局のサイクルパルスRCC（第８図Ａ）が利用
される。

５１Ｗは書込み側のラインアドレス信号LAW
を形成するためのカウンタで、入力映像信号より
同期分離された水平同期パルスＨ_DWにより駆動さ
れる。また、５１Ｒは読出し側のラインアドレス
信号LARを形成するためのカウンタで、水平同
期パルス形成回路５２で得たパルスＨ_DRによつて
駆動される。アドレス信号LAW，LARはマルチ
プレクサ５３に供給され、主メモリー装置６に対
する書込み及び読出し動作に関連してアドレス信
号LAW，LARが選択されてデコーダ５０Ｂに供
給される。アドレス信号LAW，LARの選択はサ
イクルパルスRCCにて行なわれ、「１」のときア
ドレス信号LAWが選択される。

デコーダ５０Ｂのチツプセレクト端子５４ａに
はフラツグ列５０Ａに対する反転エナーブル信号
FLGEN（同図Ｅ）が供給されるが、これはフラ
ツグ列５０Ａに対し書込み側が１ラインにつき１
度アクセスするためのアクセス信号WT（同図
Ｃ）と読出し側のアクセス信号RD（同照Ｄ）の
ノア出力である。

第８図においてFCCはサイクルパルスRCCよ
り形成された２倍の周波数をもつパルスで、これ
よりデコーダ５０Ｂに対する書込みエナーブル信
号WE（第８図Ｈ）が形成される。エナーブル信
号WEが得られたとき（期間W₁，W₀）、フラツグ
列５０Ａに表示信号の書込みが行なわれる。５５
Ａ，５５Ｂは夫々モノマルチバイブレータで、そ
の出力Q₁，Q₂を第８図Ｆ，Ｇに示す。

６０は追越検出回路で、フラツグ列５０Ａより
読出された表示信号が比較回路６１を構成する一
対のアンド回路６１Ｗ，６１Ｒに供給される。比
較信号としては上述したアクセス信号WT，RD
が利用される。アンド回路６１Ｗ，６１Ｒの出力
はオア回路６２を介してＤ型フリツプフロツプ回
路６３に供給される。

なお、６５は追越しが発生したとき使用される
基準クロツク信号RCの遅延回路で、遅延時間は
色副搬送波の１周期の1/2の奇数倍に選定され
る。この例は1/2周期である140nsecに設定され
る。マルチプレクサ６６は追越検出回路６０の検
出出力で制御され、その出力はＡ−Ｄ変換器１２
等に供給される。

続いて、このように構成された装置の動作を説
明する。パルスRCC，FCC，WT，RD及びエナ
ーブル信号WEを利用すれば、１メモリーサイク
ルの前半を主メモリー装置６へのデータ書込み側
のサイクルとして、後半をデータ読出し側のサイ
クルとして利用でき、時点twにおけるアンド回
路６１Ｗのアンド出力が「１」であれば追越しが
発生しているので、このときの回路６３のＱ出力
で基準クロツク信号が遅延回路６５側に切換えら
れる。この切換えによつて色副搬送波信号の位相
が強制的に1/2周期（140nsec）だけ位相され
る。そして、期間W₁で表示信号「１」が書込ま
れる。

読出し側の動作は省略する。

以上説明したように、この発明によれば副メモ
リー装置５０を設け、その出力を判別するだけで
追越しの発生を検出できるから装置の簡略化を図
ることができる。追越しが発生したときの検出出
力で基準クロツク信号を遅延させれば、色成分の
再生が正しく行なわれ、色再現性の劣化を補償で
きる。

第９図はこの発明の他の実施例を示す。この例
は表示信号として奇数番目の水平ラインか偶数番
目の水平ラインかを示す判別番号LINIDを利用し
た場合である。すなわち、フラツグ例５０Ａに書
込むべき判別信号は入力情報信号に基いて形成さ
れたものLINIDWが使用され、各ラインのデータ
を主メモリー装置６に書込んだ時点でフラツグ列
５０Ａの対応する行にラインの判別信号（奇数ラ
インを「１」とする）を記憶させる。そして、各
ラインを読出しにかかるときに上述の判別信号
と、キー局で形成された同様のライン判別信号
LINIDRとを比較し、ラインタイプが一致してい
るときは追越しが発生していないので、通常のク
ロツク系列でＡ−Ｄ変換する。ラインタイプが不
一致のときクロツク系列を140nsecだけ変更すれ
ば、前述したと同様に色成分を正して復調でき
る。

第９図にこのような追越検出回路の一例を示
す。その詳細説明は省略するも、６０は判別信号
LINIDWとLINIDRとを比較するためのエクスク
ルージブルオア回路よりなる比較回路で、ライン
タイプが相異するときのみ出力が得られる。判別
信号LINIDRの伝送路に設けられたマルチプレク
サ７２Ａ及びインバータ７２Ｂよりなる反転制御
回路７２は追越しが発生したとき、次の追越しが
発生するまでの間判別信号LINIDRを反転させて
おくためのもので、マルチプレクサ７２Ａには
JK型フリツプフロツプ回路７３の出力が制御信
号として供給される。

Ｄ型フリツプフロツプ回路７５Ａ〜７５Ｃはタ
イミング調整用である。WENBL及びRENBLは
主メモリー装置６における、書込み側及び読出し
側の各エナーブル信号を示す。

【図面の簡単な説明】

第１図及び第２図はこの発明の説明に供する系
統図、第３図はその要部の具体例を示す系統図、
第４図〜第６図はその動作説明に供する図、第７
図及び第９図はこの発明の一例を示す系統図、第
８図は第７図の動作説明図である。５Ａ〜５Ｄは入力バツフア回路、６は主メモリ
ー装置、６Ａ〜６Ｄはメモリーブロツク、１１
Ａ，１１Ｂは出力バツフア回路、５０は副メモリ
ー装置、６０は追越検出回路である。

Claims

【特許請求の範囲】１デイジタル情報信号に関連するクロツク信号
を取り出し、このクロツク信号に基づき上記デイ
ジタル情報信号を主メモリー装置の所定アドレス
に順次書込み、基準クロツク信号により上記主メ
モリー装置から上記デイジタル情報信号を順次読
出すようになし、上記デイジタル情報信号の位相
を変換するようになすと共に、上記主メモリー装
置に対する書込み動作に同期して上記主メモリー
装置における書込み状態を示す表示信号を副メモ
リー装置に記憶し、上記主メモリー装置に対する
読出し動作に同期し上記主メモリー装置における
読出し状態を示す表示信号を副メモリー装置に記
憶するようになし、上記副メモリー装置から読出
された信号により上記主メモリー装置に対する書
込み又は読出し動作の追越し状態を検出するよう
になした信号位相変換装置。２所定数のデイジタル情報信号をデータ群とな
し、このデータ群に対して一の表示信号を割当
て、上記データ群の上記主メモリー装置への書込
み動作に同期して書込み状態を示す表示信号を副
メモリー装置に記憶すると共に、上記データ群の
上記主メモリー装置からの読出し動作に同期して
読出し状態を示す表示信号を上記副メモリー装置
に記憶するようにした特許請求の範囲第１項記載
の信号位相変換装置。３上記デイジタル情報信号はデイジタル映像信
号よりなり、上記主メモリー装置は上記映像信号
の少くとも１フレーム分の情報が記憶できる容量
をもち、１ライン分のデイジタル映像信号を上記
データ群とみなし一の表示信号を割当てるように
した特許請求の範囲第２項記載の信号位相変換装
置。４上記表示信号として映像信号の奇数ライン及
び偶数ラインを示す２値信号が用いられ、この２
値信号が上記デイジタル映像信号の一ライン毎の
書込み又は読出しに対応して上記副メモリー装置
に書込み又は読出すようにした特許請求の範囲第
３項記載の信号位相変換装置。５上記書込み表示信号と読出し表示信号とを比
較する回路を設け、夫々の２値信号が一致しなか
つた時、上記読み出されたデイジタル映像信号を
所定時間遅延せしめるようにした特許請求の範囲
第４項記載の信号位相変換装置。６上記デイジタル映像信号を所定時間遅延せし
める手段は上記基準クロツク信号を映像信号の色
副搬送波信号の周期の1/2の奇数倍に相当する時
間だけ遅延するようにした特許請求の範囲第５項
記載の信号位相変換装置。