JPH01290030A

JPH01290030A - 画像メモリ装置

Info

Publication number: JPH01290030A
Application number: JP63120833A
Authority: JP
Inventors: Hiroyuki Kita; 喜多　宏之; Hirohito Oosawa; 洋仁大澤; Mitsuo Soneda; 曽根田　光生
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1988-05-18
Filing date: 1988-05-18
Publication date: 1989-11-21
Anticipated expiration: 2012-12-08
Also published as: JP2687428B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、タイムベースコレクター、フレームシンクロ
ナイザ−２その他の画像処理装置やＶＴＲ（ビデオテー
プレコーダー）或いはテレビジョン受像機等番ご用いら
れる画像メモリ装置に関し、特に入力バッファ手段と出
・カバッファ手段を備えた所謂デュアルポート型の画像
メモリ装置に関する。

〔発明の概要〕

本発明は、映像信号が供給される入力バッファ手段と、
メモリ手段と、そのメモリ手段の出力を行う出力バッフ
ァ手段とを有し、書き込み転送信号と読み出し転送信号
がら、各バッファ手段とメモリ手段間の入出力の制御が
行われる画像メモリ装置において、書き込み転送信号及
び読み出し転送信号の順序と、書き込みアドレスと読み
出しアドレスの一致とによって追い越しを検出する追い
越し検出回路を設けることにより、復調画像の乱れを防
止させるものである。

〔従来の技術〕

画像メモリ装置として、入出力バッファを備え、１フレ
ームの画像情報を記憶するフレームメモリが提案されて
いる。この画像メモリ装置では、７トリクス状にセルが
配列されるメモリセルアレイが設けられ、各ワード方向
に１ラインの画像データ（例えば９６０トツ日が記憶さ
れる。

ところで、人出力バッファとして、１ライン相当の画像
情報数よりもその容量が小さいバッファを複数設け、こ
れらを切り替えなから各）＼ソファとメモリセルアレイ
間のデータの転送を行う画像メモリ装置がある。例えば
、このような画像メモリ装置は、特開昭６２−２５６３
００号公報に記載されている。そして、このような画像
メモリ装置では、入カバソファとメモリセルアレイ間の
転送が書き込め転送信号Ｔいにより制？ｆｌｌされ、出
カッへ・ソファとメモリセルアレイ間の転送が読み出し
転送信号ＴＲにより制御される。すなわち、１ライン毎
に、バッファを分割した数に応じて各転送信号Ｔい。

Ｔ、ｌのパルスが発生され、そのタイミングで入出力の
転送が行われる。これら各転送信号Ｔい、Ｔ□は、所要
のクリア信号等によってメモリ装置内部で発生されてお
り、外部からは信号として供給されていない。

画像メモリ装置の中には、そのメモリセルアレイに対し
書き込めと読み出しが並行して行われ、また、書き込め
転送信号Ｔ８と読み出し転送信号ＴＲを同期させないも
のが知られている。この非同期な各転送信号Ｔ。、ＴＲ
を発生させる画像メモリ装置では、書き込め転送信号Ｔ
１の周期は読み出し転送信号ＴＲの周期より長い。そし
て、第６図に示すように非同期な各転送信号Ｔ。、ＴＲ
を発生させる画像メモリ装置においては、その各転送信
号Ｔ、Ａ、ＴＲのタイミングが一致する場合が生してい
る。そのタイミングを第６図において時刻ゴＣで示す。

このように各パルスＴ＋、、　ＴＲが同一時刻で送られ
る時、メモリ装置では一般に誤動作が生ずる。そこで、
従来の画像メモリ装置では、非同期の書き込み転送信号
Ｔ。と読み出し転送信号ＴＲを時間的に前後にずらせて
いる。第６図では、時刻Ｔｃの読み出し転送信号ＰＲＩ
を時間的に前にして、読み出し転送信号ＰＲ２とした例
を示している。

〔発明が解決しようとする課題］ところで、上述のような各転送信号Ｔｗ、Ｔ＊の一方を
時間的にずらせた時に、その書き込みと読み出しのアド
レスが一致していれば、いわゆる゛追い越し°が生ずる
。

第７図は、その゛追い越し′時の説明図であって、図中
、実線は書き込みアドレスの時間に対する変化を示し、
破線は読め出しアドレスの時間に対する変化を示す。書
き込みアドレスの周期は読み出しアドレスの周期より長
く、読み出しのフィールドＮでは、書き込みのフィール
ドｎのデータを読み出していることになる。しかし、書
き込みのフィー月利ｎ＋］では、点Ｐａで″追い越しパ
が生じ、その点Ｐａより後の時間Ｔ１の読み出しのフィ
ールｌ”Ｎ＋１では、もう−度書き込みの前フィールド
であるフィールドｎのデータを読み出している。これに
より、フィールド毎に位相の反転等を行う画像信号転送
方式では、“追い越し”後に、第８図に示すような色相
エラーが生じ、その復調画像に乱れが生していた。

このような問題を解決するための技術として、本件出願
人は、先にデータ中のステータス情報を利用して色相エ
ラーの判別を行う関連技術を提案している（特開昭６３
−７５９４号公報参照）。しかしながら、非同期とされ
る転送信号Ｔ１１．ＴＲを利用した技術ではなく、映像
信号とステータス情報の分離のだめの構成が必要とされ
ている。

そこで、本発明は各転送信号Ｔ。、Ｔ８を利用しながら
、画像の乱れ等を防止するような画像メモリ装置の提供
を目的とする。

〔課題を解決するだめの手段〕

」一連の目的を達成するために、本発明の画像メモリ装
置は、映像信号が供給される入力バッファ手段と、書き
込み転送信号の制御によって上記入力バッファ手段の出
力が供給されるメモリ手段と、読み出し転送信号の制御
によって上記メモリ手段の出力が供給される出力バッフ
ァ手段とを備えた画像メモリ装置において、上記書き込
み転送信号と上記読み出し転送信号は非同期とされ、上
記書き込み転送信号若しくは読み出し転送信号のどちら
か一方のパルスが連発された際に、書き込み転送アドレ
スと読み出し転送アドレスが一致した時は所要の追い越
し検出信号を発生させる追い越し検出手段を有すること
を特徴としている。

この本発明において、上記メモリ手段の構成はＤＲＡＭ
、ｓＲＡＭを問わない。また、大カバッファ手段、出力
ハッフ７手段の分割数は、■又は２以上の整数であり、
特に限定されるものではない。各人出力バッファ手段が
それぞれ複数でも良い。例えば入出力バッファ手段の一
例としてＳＡＭ（シリアルアクセスメモリ）からなる構
成にできる。本発明にかかる画像メモリ装置は、シリア
ルアクセスと共にランダムアクセスできる構成であって
も良い。

また、上記書き込み転送信号若しくは読み出し転送信号
のどちらか一方のパルスが連発された際とは、書き込み
転送信号の任意のパルスとその次のパルスの間の時間に
、読み出し転送信号の２以上のパルスが連続して発生し
た場合、或いは読み出し転送信号の任意のパルスとその
次のパルスの間の時間に、書き込み転送信号の２以上の
パルスが連続して発生した場合を言う。

〔作用〕

書き込み転送信号と読み出し転送信号が非同期とされる
メモリでは、その転送信号のどちらか一方のパルスが連
発され、且つその書き込み転送アドレスと読み出し転送
アドレスが一致する時が、′追い越し°となる。従って
、これらを検出する追い越し検出手段を設けることで、
追い越し検出が有効に行われる。

〔実施例〕

本発明の好適な実施例を図面を参照しながら説明する。

本実施例の画像メモリ装置は、第１図に示すように、メ
モリ本体を入力ハッファ１１．メモリセルアレイ１２．
出力バッファ１３及びコントローラー回路１４で構成し
、そのメモリ本体に対して図中破線で囲む追い越し検出
回路１を接続している。

まず、メモリ本体の入力バッファ１１は、シリアルデー
タである映像入力信号ＤＩＮが入力し、それがパラレル
データに変換されてメモリセルアレイ１２に出力される
。この入力バッファ１１は、例えば２個のＳＡＭ　（シ
リアルアクセスメモリ）より構成される。そして、例え
ば１ライン毎でＮ２パルスを有する書き込み転送信号Ｔ
ｗにより、各ＳＡＭが切り替えられ、Ｎ１　ドツトのデ
ータがメモリセルアレイ１２に順次送られる。

上記メモリセルアレイ】２は、１ラインがＮ１（例えば
６０）ＸＮ２　（例えば１６）ドツトのデータとされ、
所要のライン数（例えば３０６本）を有するＤＲＡＭで
ある。そのライン選択等の制御は、上記コントローラー
回路１４によって行われる。

メモリ本体の出力バッファ１３は、メモリセルアレイ１
２からのパラレル出力されるデータを受は取り、２つの
ＳＡＭを切り替えて用いながら出力信号り。ＬＩＴとし
てシリアルに出力する。これら２つのＳＡＭの切り替え
に用いられる信号が読み出し転送信号Ｔ、ｌである。

メモリ本体の上記コントローラー回路１４は、所要のク
リア信号等が供給され、メモリセルアレイ１２の制御を
行う。このコントローラー回路１４では、上記書き込み
転送信号Ｔ。並びに上記読み出し転送信号Ｔ、が形成さ
れる。そして、これら各転送信号Ｔ。、　Ｔ　Ｒは、転
送の制御に用いられると同時に、追い越しを検出するた
めの追い越し検出回路１に出力される。

そして、その追い越し検出回路１は、書き込み転送アド
レスカウンタ回路２と、読み出し転送アドレスカウンタ
回路３と、アドレス−数構出回路４と、順序判別回路５
及びＡＮＤ回路６とから構成されている。この追い越し
検出回路１は、チップの内外を問わない。

書き込み転送アドレスカウンタ回路２は、上記書き込み
転送信号Ｔ、Ａが入力し、書き込み転送アドレスがカウ
ントされる。そのカウントされる書き込み転送アドレス
ＡＤいは（ｖ、ｈ）の如き垂直アドレスと水平アドレス
からなる。

読み出し転送アドレスカウンタ回路３も同様に、上記読
み出し転送信号ＴＲが入力し、読み出し転送アドレスＡ
ＤＲがカウントされる。そのカウントされる読み出し転
送アドレスＡＤＲも、書き込み転送アドレスＡ　Ｄ　１
１と同様に（ｖ、ｈ）の如き垂直アドレスと水平アドレ
スからなる。

アドレス−数構出回路４は、上記書き込め転送アドレス
カウンタ回路２の書き込み転送アドレスＡＤ１１と、上
記読め出し転送アドレスカウンタ回路３の読み出し転送
アドレスＡＤＲとが入力し、それらを比較して、一致す
る場合に、その出力を”　Ｈ”　レベルとする。一致し
ない時には、その出力は”　Ｌ　’”レベルとされる。

上記順序判別回路５は、各転送信号Ｔい、ＴＲが入力し
、その各転送信号Ｔい、ＴＲのパルスの順序を判別する
。書き込み転送信号Ｔｕと読み出し転送信号ＴＲは、追
い越しのない通常の時には交互にその各パルスが発生さ
れるが、各パルスの重なりを避けるための転送パルスの
制御を行った時にその順序が狂い、一方のパルスが連発
される。このため書き込め転送信号Ｔ８の任意のパルス
とその次のパルスの間の時間に、読み出し転送信号Ｔ□
の２以上のパルスが連続しで発生した場合、若しくは、
読み出し転送信号ＴＲの任意のパルスとその次のパルス
の間の時間に、書き込み転送信号ＴＷの２以上のパルス
が連続して発生した場合をそれぞれ検出することで、非
同期とされる書き込め転送信号Ｔいと読み出し転送信号
ＴＲを時間的に前後にずらせた操作が判別される。

」二記ＡＮＤ回路６ば、上記アドレス−数構出回路４と
上記順序判別回路５からの出力がそれぞれ入力する。“
追い越し°”は、上述のような各転送信号Ｔい、Ｔ＋ｔ
の一方の連発が生し、且つ書き込み転送アドレスＡＤい
と読み出し転送アドレスＡＤ、が同アドレスである時に
生ずる。従って、上記アドレス−数構出回路４及び上記
順序判別回路５の出力がＨ″”レベルである時には、“
′追い越し°が生じたものとして、Ｈ”　レベルの出力
がなされる。

第２図は、本実施例の画像メモリ装置をクロマインバー
タ−２２に接続したところを示しており、メモリ本体２
１の出力はクロマインバータ−２２を介して出力されて
おり、そのクロマインバータ−２２で°追い越しパ時に
上記追い越し検出回路１からの出力信号によってフィー
ルドに合わせた位相の制御が行われる。従って、本実施
例の画像メモリ装置からの復調信号は、色相のずれ等の
除去された画像の乱れのないものとなる。

第３図は“追い越び時の各転送信号Ｔ１１．ＴＲ及び各
転送アドレスＡＤい、ＡＤ、ｌのタイムチャートである
。時刻Ｌ１で書き込め転送信号ＴＩ、ｌのパルスが入力
すると、書き込み転送アドレスカウンタ回路２のアドレ
スが１つ進み、その書き込み転送アドレスＡＤｌ、、は
、（ｈ、ｖ−１）から（ｈ。

■）となる。次に、時刻ｔ２で読み出し転送信号ＴＲの
パルスが入ノｊし、読み出し転送アドレスカウンタ回路
３のアドレスが１つ進み、その読み出し転送アドレスＡ
ＤＲは、（ｈ、ｖ−１）から（ｈ、ｖ）となる。すると
、この時、書き込み転送アドレスＡＤ、と読み出し転送
アドレスＡＤ。

はの各アドレスは互いに一致することになり、上記ア］
゛レス一致検出回路４からは、“Ｈ“レベルの出力がな
される。

読み出し転送信号ＴＲのパルスが発生した後、通常では
、書き込み転送信号Ｔ。がメモリ本体から出力されてく
るが、追い越し時には、同じ読み出し転送信号ＴＲのパ
ルスが連発される（時刻ｔ３）。このような一方の転送
信号のパルスが連発された時には、上記順序判別回路５
の出力が゛″Ｈ゛Ｈ゛レヘル。すると、上記ＡＮＤ回路
６では、２入力信号が共に“１４パレヘルとなり、追い
越しを生した旨の信号が出力されることになる。

そして、その出力信号が第２図に示したようなりロマイ
ンハータ−２２に供給されて、画像の乱れが防止される
ことになる。

次に、第４図及び第５図を参照しながら、本実施例の画
像メモリ装置における追い越し検出回路の他の例につい
て説明する。

第４図に示すように、この追い越し検出回路は、一対の
カウンタ回路４１．４５と、ラッチ回路４２．４３．４
４，４６，４７．４８と、一対の一致検出回路４９．５
０及びＯＲ回路５１とにより構成されている。

書き込み転送信号Ｔ。は、カウンタ回路４１及びラッチ
回路４２．４７．４８にクロック入力する。また、読み
出し転送信号Ｔ、は、カウンタ回路４５及びラッチ回路
４６，４３．４４にクロック入力する。

カウンタ回路４１の出力信号Ａ、は、ラッチ回路４２．
４３に供給される。ラッチ回路４２の出力信号Ａ２は、
−数構出回路５０に供給される。

ラッチ回路４３の出力信号Ａ３は、−数構出回路４９に
供給されると共にラッチ回路４４に供給される。ラッチ
回路４４の出力信号Ａ４は一致検出回路４９に供給され
る。また、カウンタ回路４５の出力信号Ｂ１は、ラッチ
回路４６．４７に供給される。ラッチ回路４６の出力信
号Ｂ２は、−数構出回路４９に供給される。ラッチ回路
４７の出力信号Ｂ３は、−数構出回路５０に供給される
と共にラッチ回路４８に供給される。ラッチ回路４８の
出力信号Ｂ４は一致検出回路５０に供給される。

そして、上記−数構出回路４９．５０の各出力信号Ｐ、
Ｑは、ＯＲ回路５１に供給され、このＯＲ回路５１の出
力が当該追い越し検出回路の出力とされる。すなわち、
第２図に示したように、例えばクロマインバータ−２２
を制御する。

次に、第４図を参照しながら、この追い越し検出回路の
動作について説明する。なお、出力信号Ａ、〜Ａ４は書
き込み転送アドレスＡＤｌ、ｌ側のデータにかかり、出
力信号８１〜Ｂ４は読み出し転送アドレスＡＤ、側のデ
ータにかかる。

まず、時刻ｔｌＧから時刻ｔ１１までは、″追い越、し
゛のない通常の動作が行われる。時刻ｔ１゜では、書き
込み転送信号Ｔ９のパルスが入力し、カウンタ回路４１
では書き込み転送アドレスＡＤ、の値が１つ進む。これ
と同時に、ラッチ回路４２では出力信号ＡＩをラッチす
る。すなわち、ラッチ回路４２の出力信号Ａ２は、カウ
ンタ回路４１の１クロツク前の信号となる。また、この
時刻ｔｌＯでは、ラッチ回路４７．４８も動作する。ラ
ッチ回路４７．４８は書き込み転送信号Ｔ１のパルスの
タイミングで読み出し転送アドレスＡＤＲをラッチして
行く。ラッチ回路４８は、ラッチ回路４７の１クロツク
前の出力信号Ｂ３を出力信号Ｂ４とする。

時刻ｔｌ＋では、上記動作が読み出し転送信号Ｔ８側の
系で生ずる。すなわち、カウンタ回路４５では読み出し
転送ＡＤＲの値が１つ進み、ラッチ回路４６の出力信号
Ｂ２は、カウンタ回路４５の出力信号Ｂ１の１クロツク
前の信号となる。また、ラッチ回路４３．４４は読み出
し転送信号Ｔ、のパルスのタイミングで書き込み転送ア
ドレスＡＤ騨をラッチして行く。ラッチ回路４４は、ラ
ッチ回路４３の１クロツク前の出力信号Ａ３を出力信号
Ａ４とする。

時刻１．□でカウンタ回路４１の出力信号Ａ１が成る（
ｖ、ｈ）になったものとする。このときラッチ回路４２
の出力信号Ａ２は、１クロツタ前の（ｖ、ｈ−１）であ
り、読み出し転送アドレスＡＤＲをラッチして行くラッ
チ回路４７．４８のそれぞれ出力信号Ｂ：ｌ、Ｂ４は、
それぞれ（ｖ、　　ｈ−１）、　　（ｖ、ｈ−２）とな
る。

次に、時刻も、３で、カウンタ回路４５の出力信号Ｂ１
が（ｖ、　　ｈ）になったものとする。これは書き込み
転送アドレスＡＤ、と読み出し転送アドレスＡＤ、が一
致したことを意味する。そして、この時、ラッチ回路４
６の出力信号Ｂ２は、（ｖ。

ｈ−１）とされ、書き込み転送アドレスＡＤ、１をラッ
チして行くラッチ回路４３．４４のそれぞれ出力信号Ａ
３．Ａ４は、既に出力信号Ａ、が（ｖ。

ｈ）であることから、それぞれ（ｖ、ｈ）、　　（ｖ。

ｈ−１）となる。

そして、追い越しが生ずる場合には、同じ転送パルスが
連発される。すなわち、時刻ｔ１３では、読み出し転送
信号ＴＲのパルスが発生し、さらにもう−度読み出し転
送信号ＴＲのパルスが発生ずる（時刻ｔ　１４）。する
と、まず、カウンタ回路４５の出力信号Ｂ＋　は（ｖ、
ｈ＋１）となり、１クロツク遅れたラッチ回路４６の出
力信号Ｂ２は（ｖ、　　ｈ）となる。この出力信号Ｂ２
は、読み出し転送アドレスＡＤＲを参照するだめの一致
回路４９に入力する。ごの時刻ｔ１１の読み出し転送信
号Ｔ８のパルスでは、クロック入力するランチ回路４３
．４４も作動する。しかしながら、ラッチ回路４３の入
力信号であるカウンタ回路４３の出力信号Ａ１は、時刻
ｔ１□以後のクロック入力がないためにデータの変化が
ない。従って、時刻ｔ１４でラッチ回路４３が作動して
も、その前のクロックの（ｖ、ｈ）と同じ（ｖ、ｈ）が
再びラッチされるだけであり、ラッチ回路４３の出力信
号Ａ３は（ｖ、　　ｈ）のままである。一方、ラッチ回
路４４では、１クロツク前の（ｖ、ｈ）のデータが出力
信号Ａ４となる。従って、時刻ｔ１４でのパルスの連発
から、ラッチ回路４３．４４の出力信号Ａ３、Ａ４は一
致することになる。

ここで、時刻ｔｚの後に一致回路４９に入力する信号Ａ
３．Ａ、、Ｂ２は、ずべて（ｖ、　　ｈ）となって一致
する。信号Ａ３．Ａ４のみならず出力信号Ｂ２まで一致
することは、書き込み転送アドレスＡＤｌ、、に対して
読み出し転送アドレスＡＤＲまでも一致したことを意味
する。この一致によって、−数回路４９の出力Ｐは、追
い越しを意味する゛Ｈ゛レベルとなり、それがＯＲ回路
５１を介して出力される。そして、画像の乱れが補正さ
れて行くことなる。

以下、時刻Ｌ１５１時刻ｔ１６．・・・と次々にパルス
が追い越し検出回路に入力してくるが、パルスの連発及
びアドレスの一致がないために、ＯＲ回路５１が“Ｈパ
レヘルとなることはない。

なお、書き込み転送信Ｍ’　Ｔ　ｗのパルスが連発され
た時には、上述の例とは対称的に、ラッチ回路４１．４
８の出力信号Ｂ３．Ｂ４のアドレスのデータが一致する
ことになり、さらに、このときの読み出し転送アドレス
ＡＤＲのデータが、ラッチ回路４２から供給される。そ
して、−数回路５０でその一致か否かが判断され、一致
する場合すなわち追い越し時には出力信号Ｑが゛Ｈ″″
レヘルとなり、ＯＲ回路５１から所要の出力がなされる
ことになる。

このように第４図に示した追い越し検出回路では、アド
レスの一致を検出するための回路構成に、書き込み転送
アドレスＡＤ１１側では、読み出し転送信号Ｔ、のパル
スのタイミングをクロックとして利用し、読み出し転送
アドレスＡＤＲ側では、書き込み転送信号Ｔ１１のパル
スのタイミングをクロックとして利用している。このた
め、一方のパルスの連発が生じた際には、それがアドレ
スの一致と言う形で一致回路４９．５０に検出されるこ
とになり、確実な“追い越し”が検出されることになる
。

なお、本発明の画像メモリ装置は、上述の実施例に限定
されず、その要旨を逸脱しない範囲での種々の変更が可
能である。

〔発明の効果］本発明の画像メモリ装置では、各転送信号のパルスによ
って動作する追い越し検出手段が設けられる。このため
、追い越し検出によって、画像の乱れを防止することが
行われる。

【図面の簡単な説明】

第１図は本発明の画像メモリ装置の一例を示すブロック
図、第２図はその適用例を説明するためのブロック図、
第３図はその追い越し時の動作を説明するためのタイム
チャート、第４図は本発明の画像メモリ装置にかかる追
い越し検出回路の他の例を示す回路図、第５図は第４図
の追い越し検出回路の動作を説明するためのタイムチャ
ート、第６図は各転送信号を説明するためのタイムチャ
ー１・、第７図は追い越しを説明するだめの説明図、第
８図は色相エラー時の画面を説明するための模式図であ
る。１・・・追い越し検出回路２・・・書き込み転送アドレスカウンタ回路３・・・読
み出し転送アドレスカウンタ回路４・・・アドレス−数
構出回路５・・・順序検出回路特許出願人　　　ソニー株式会社代理人弁理士　小池　晃（他２名）Ｉ！ｌ！：Ｉ！　　ミ　（（２品　ぶ　品　さ　、。５　　　。 α 第８図 −２０７一

Claims

【特許請求の範囲】映像信号が供給される入力バッファ手段と、書き込み転
送信号の制御によって上記入力バッファ手段の出力が供
給されるメモリ手段と、読み出し転送信号の制御によっ
て上記メモリ手段の出力が供給される出力バッファ手段
とを備えた画像メモリ装置において、上記書き込み転送信号と上記読み出し転送信号は非同期
とされ、上記書き込み転送信号若しくは読み出し転送信号のどち
らか一方のパルスが連発された際に、書き込み転送アド
レスと読み出し転送アドレスが一致した時は所要の追い
越し検出信号を発生させる追い越し検出手段を有するこ
とを特徴とする画像メモリ装置。