JPS6161473A - 電界効果型素子 - Google Patents
電界効果型素子Info
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- JPS6161473A JPS6161473A JP59183922A JP18392284A JPS6161473A JP S6161473 A JPS6161473 A JP S6161473A JP 59183922 A JP59183922 A JP 59183922A JP 18392284 A JP18392284 A JP 18392284A JP S6161473 A JPS6161473 A JP S6161473A
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- JP
- Japan
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- electrode region
- region
- semiconductor layer
- drain
- field effect
- Prior art date
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
- H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
- H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
- H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
- H10D30/4755—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs having wide bandgap charge-carrier supplying layers, e.g. modulation doped HEMTs such as n-AlGaAs/GaAs HEMTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/351—Substrate regions of field-effect devices
- H10D62/357—Substrate regions of field-effect devices of FETs
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明に、半得体ヘテロ頂金界面における高速なキャリ
アを用いた電界効果型素子に関するもＧ）である。
アを用いた電界効果型素子に関するもＧ）である。
（従来技術とその問題点）
従来の電子親和力の相異なるヘテロ最合を用いた電界効
果型素子（以下、ＦＥＴとめう。）の模式的断面図（特
願昭５５第８２０３５号）を第６図に示す。第６図に２
いて、１１に半絶縁性基板であり１例えばＧ ａ Ａ
ｓ、１２に高純度あるいは低不純物’Ｊ度の第１の半導
体層１例えばノンドープＣ）ａ Ａ ｓ、１３は高いド
ナー不純物密度を含有し、この第１の半導体層１２の電
子親和力よりも／Ｊ％さい電子親和力含有する第２の半
導体層、例えばＡｉｏ、３Ｇａ９．。
果型素子（以下、ＦＥＴとめう。）の模式的断面図（特
願昭５５第８２０３５号）を第６図に示す。第６図に２
いて、１１に半絶縁性基板であり１例えばＧ ａ Ａ
ｓ、１２に高純度あるいは低不純物’Ｊ度の第１の半導
体層１例えばノンドープＣ）ａ Ａ ｓ、１３は高いド
ナー不純物密度を含有し、この第１の半導体層１２の電
子親和力よりも／Ｊ％さい電子親和力含有する第２の半
導体層、例えばＡｉｏ、３Ｇａ９．。
人５，１４はソース電極領域、１５ｉ１ゲート電５領域
、１６にドレイン電極領域、１７ ！Ｓ ２次元ａ子層
からなる電流通路（以下、チャシイ・ルとい久）でらる
。この素子に、ゲート電極領域１５に印加きれたゲート
電圧に工〃チャネル１７の電子濃度全制御して、他に設
けられたソース電極領域１４とドレイン電極領域１６の
間に形成されるチャネル１７のインピーダンスｋ ：ｆ
＋ｌＪ御すること？基本原理とするＦＥＴである。
、１６にドレイン電極領域、１７ ！Ｓ ２次元ａ子層
からなる電流通路（以下、チャシイ・ルとい久）でらる
。この素子に、ゲート電極領域１５に印加きれたゲート
電圧に工〃チャネル１７の電子濃度全制御して、他に設
けられたソース電極領域１４とドレイン電極領域１６の
間に形成されるチャネル１７のインピーダンスｋ ：ｆ
＋ｌＪ御すること？基本原理とするＦＥＴである。
ＯのＦＥＴの場合周知の様に、第１と第２０牛導体層１
２と１３のヘテロ接合界面近傍に蓄積された２次元電子
に、特に、不純物散乱の影５が少なくなるために極めて
大きな逗子移動度金有しており、従って、特に超高速性
及び低雑音性に優れた効果を有している。
２と１３のヘテロ接合界面近傍に蓄積された２次元電子
に、特に、不純物散乱の影５が少なくなるために極めて
大きな逗子移動度金有しており、従って、特に超高速性
及び低雑音性に優れた効果を有している。
第７図に１例えばノーマリオン型の場合の熱平衡状態に
おけるゲート′に極領域１５の亘下のエネルギーバンド
図を表わしている。ここで、Ｅｏは伝４帝下端のエネル
ギー準位、ＥＦｌ−ｔ、フェルミ準位、ΔＥｏは第１及
び第２の半導体層１２及び１３の電子親和力の差、ｑφ
は７．ットキ障壁の高さ全表わしている。第７図から
明らかな様に、熱平衡状態下においてに、ヘテロ接合界
面のポテンシャル井戸にかなり深く形成され、キャリア
となる電子は、この準２次元的なボテンノヤル井戸に閉
じ込められている。その結果、電子の面濃度に高くなフ
、クーロン散乱を遮へいできるばかりでなく、散乱自由
度も少ないため極めて大きな移動度を有することが可能
になる。
おけるゲート′に極領域１５の亘下のエネルギーバンド
図を表わしている。ここで、Ｅｏは伝４帝下端のエネル
ギー準位、ＥＦｌ−ｔ、フェルミ準位、ΔＥｏは第１及
び第２の半導体層１２及び１３の電子親和力の差、ｑφ
は７．ットキ障壁の高さ全表わしている。第７図から
明らかな様に、熱平衡状態下においてに、ヘテロ接合界
面のポテンシャル井戸にかなり深く形成され、キャリア
となる電子は、この準２次元的なボテンノヤル井戸に閉
じ込められている。その結果、電子の面濃度に高くなフ
、クーロン散乱を遮へいできるばかりでなく、散乱自由
度も少ないため極めて大きな移動度を有することが可能
になる。
しかしながら、第６図に示したエリな従来型構造Ｆ’
Ｅ Ｔ Ｔｌ１−１１．、熱平衡状態において準二次元
的なポテンシャル井戸に閉じ込められていた電子が、−
ＦＥＴの動作状態においては 第８図に示すように、特にゲートのドレイン端付近で強
い電界果甲が生じるために、この近傍で三次元的振舞い
をするエリになる。（第８図において、３１はドレイン
ｔ＋１）Ｉｔの分布全模式的に示している。）このこと
に、電子の散乱確率全増加させる結果となり、走行電子
速度の著しい低下、従って、ＦＥＴ特性における相互コ
ンダクタンス及び飽和′ｒｉＬ流の劣化を招いてしまう
。更にはドレインコンダクタンスの増７ＪＯ？も招き、
特に低雑音特性を著しく低下させるという欠点ＫＷして
いた。
Ｅ Ｔ Ｔｌ１−１１．、熱平衡状態において準二次元
的なポテンシャル井戸に閉じ込められていた電子が、−
ＦＥＴの動作状態においては 第８図に示すように、特にゲートのドレイン端付近で強
い電界果甲が生じるために、この近傍で三次元的振舞い
をするエリになる。（第８図において、３１はドレイン
ｔ＋１）Ｉｔの分布全模式的に示している。）このこと
に、電子の散乱確率全増加させる結果となり、走行電子
速度の著しい低下、従って、ＦＥＴ特性における相互コ
ンダクタンス及び飽和′ｒｉＬ流の劣化を招いてしまう
。更にはドレインコンダクタンスの増７ＪＯ？も招き、
特に低雑音特性を著しく低下させるという欠点ＫＷして
いた。
（発明の目的）
本発明の目的に１以上のような従来技術における欠点を
除去し、更に高速性及び低雑音性に憂れたヘテロ接合を
有する電界効果型素子を提供することにある。
除去し、更に高速性及び低雑音性に憂れたヘテロ接合を
有する電界効果型素子を提供することにある。
（発明の宿成）
本発明の電界効果型素子は、高純度あるいに低不純物密
度の第１の牛導電度層と該第１の半導体層が有する電子
親和力エフ小さい電子親和力を有するか、あるい（伎該
第１の半導体層の有する電子親和カドエネルギーギヤ、
プの和より大きい電子親和力とエネルギーギャップの和
を有するかのいずれかを有し、かつ高不純物密度の第２
の半導層とのヘテロ接合界面における電流通路を有し、
該電流通路の導電度を制御するゲー）１ＦＬ極領域と、
該ゲート電極領域の両側に配置されたソース電極領域と
ドレイン゛こ極領域とを備え几電界効果型素子において
、少くとも前記ゲート領域と前記ドレイン電極領域間の
領域の前記電流通路近傍のは位を。
度の第１の牛導電度層と該第１の半導体層が有する電子
親和力エフ小さい電子親和力を有するか、あるい（伎該
第１の半導体層の有する電子親和カドエネルギーギヤ、
プの和より大きい電子親和力とエネルギーギャップの和
を有するかのいずれかを有し、かつ高不純物密度の第２
の半導層とのヘテロ接合界面における電流通路を有し、
該電流通路の導電度を制御するゲー）１ＦＬ極領域と、
該ゲート電極領域の両側に配置されたソース電極領域と
ドレイン゛こ極領域とを備え几電界効果型素子において
、少くとも前記ゲート領域と前記ドレイン電極領域間の
領域の前記電流通路近傍のは位を。
該電流通路に対して前記ゲート電極領域の反対側から制
御する制御電極領域を設けたことから溝底される。
御する制御電極領域を設けたことから溝底される。
（発明の原理・作用ン
以下１図面を参照し本発明の原理と特有の作用効果を明
らかにする。説明の都合上、特定の材料を用いることに
するが１本発明の原理に照合すれば他の材料ＶＣ対して
も適用できること：１明らかである。
らかにする。説明の都合上、特定の材料を用いることに
するが１本発明の原理に照合すれば他の材料ＶＣ対して
も適用できること：１明らかである。
第１図は本発明の電界効果型素子の基本的構造の一例を
示す模式的断面図である。
示す模式的断面図である。
蕗１図において、４１は半絶縁性基板でろち。
４２は高純度あるいｔユ低不純物密度の第１の半導体層
、４３はこの第１の半纏体層４２の電子親和力よりも小
さい電子親和力を有するか、あるいにこの第１の半導体
層４２の有する電子親和力とエネルギーギヤ、プの和よ
り大きい電子親和力と二坏ルギーギャップの和會有する
かのいずれか？有し、かつ高不純物密度の第２の半８１
体層、４４にソースに極領域、４５にゲート電極領域、
４６にドレイン電極領域、４７１’１本発明／Ｃよるチ
ャネル４８の近傍のボテン７ヤル全変化でせるｉｉｔ制
御電極領域でおる。
、４３はこの第１の半纏体層４２の電子親和力よりも小
さい電子親和力を有するか、あるいにこの第１の半導体
層４２の有する電子親和力とエネルギーギヤ、プの和よ
り大きい電子親和力と二坏ルギーギャップの和會有する
かのいずれか？有し、かつ高不純物密度の第２の半８１
体層、４４にソースに極領域、４５にゲート電極領域、
４６にドレイン電極領域、４７１’１本発明／Ｃよるチ
ャネル４８の近傍のボテン７ヤル全変化でせるｉｉｔ制
御電極領域でおる。
第２因は、第１図に示した本発明にがかるＦＥＴ構造に
おいて、熱平衡状態におけるゲート電極領域４５下での
エネルギーバンド図の一例金表わしている。第２図に、
第２の半導体層４３に第１の半導体層４２の電子親和カ
エク小さい電子親和力を有し、かつ孔いドナー不純物濃
度を有した半導体ｒ＠ｔ−用いたノーマリオン型Ｆ’Ｅ
Ｔｉ仮定している。従って、チャネル４８は２次元電子
層となる。
おいて、熱平衡状態におけるゲート電極領域４５下での
エネルギーバンド図の一例金表わしている。第２図に、
第２の半導体層４３に第１の半導体層４２の電子親和カ
エク小さい電子親和力を有し、かつ孔いドナー不純物濃
度を有した半導体ｒ＠ｔ−用いたノーマリオン型Ｆ’Ｅ
Ｔｉ仮定している。従って、チャネル４８は２次元電子
層となる。
また、制御電極領域４７として高いアクセプタ不純物濃
度の半纏体層全仮定しており、この領域の電位は、素子
外部において制御電極領域４７の領域上に設けられた金
属電極に電圧を印加することによって変化させる。
度の半纏体層全仮定しており、この領域の電位は、素子
外部において制御電極領域４７の領域上に設けられた金
属電極に電圧を印加することによって変化させる。
第２図には、ヘテロ接合界面の準２次元的なポテンシャ
ル井戸中に形成された骨子化エネルギー準位、Ｅｏ、Ｅ
１ も同時に記している。熱平衡状態下においては１通
常、この準２次元的なポテンシャル井戸は十分深く従っ
て、ＥｏとＥｌのエネルギー間隔に、 ｋ、Ｔ に比
べ十分大きい。ここでに８はボルツマン定数、Ｔに絶対
温度金示している。
ル井戸中に形成された骨子化エネルギー準位、Ｅｏ、Ｅ
１ も同時に記している。熱平衡状態下においては１通
常、この準２次元的なポテンシャル井戸は十分深く従っ
て、ＥｏとＥｌのエネルギー間隔に、 ｋ、Ｔ に比
べ十分大きい。ここでに８はボルツマン定数、Ｔに絶対
温度金示している。
しかじながら、ゲートバイアスあるいにドレインンバイ
アスの印加に工って、ポテンシャル井戸は変調され、特
にゲートのドレイン端近傍でにかなり浅くなってしまり
。この様子を模式的に第３図に示す。第３図ＶＣ＞いて
、ｖｏにゲート電極領域４５に印加されるゲート電圧、
ｖｏは制御電極領域４７に印加てれる制御電圧を示して
いる。第３図中に冥線で示しｆｃｖ＝ｏ の場合１ｃ
に、明らかにポテンシャル井戸は浅く、従ってＥ、とＥ
ｌの間隔も狭いため、インターサブバンド散乱などの散
乱確率も高＜、ＶＬ子速度に著しく低下してしまり。
アスの印加に工って、ポテンシャル井戸は変調され、特
にゲートのドレイン端近傍でにかなり浅くなってしまり
。この様子を模式的に第３図に示す。第３図ＶＣ＞いて
、ｖｏにゲート電極領域４５に印加されるゲート電圧、
ｖｏは制御電極領域４７に印加てれる制御電圧を示して
いる。第３図中に冥線で示しｆｃｖ＝ｏ の場合１ｃ
に、明らかにポテンシャル井戸は浅く、従ってＥ、とＥ
ｌの間隔も狭いため、インターサブバンド散乱などの散
乱確率も高＜、ＶＬ子速度に著しく低下してしまり。
本発明の原理に、制御電極領域４７の電圧Ｖ。
を変化させることＶｃＬｆｌ、キャリアが走行するヘテ
ロ接合界面のポテンシャル井戸が前述の工９に浸くなフ
、その結果、キャリアの自由度が増加するのを妨げるこ
とにある。例えば、第３図において、破線で示すＬうに
、負電圧Ｖｏ ｋ印加することＩｃ工つてポテンシャル
井戸は深くなり、キャリアにソース及びドレイン電極領
域間を準２次元的なポテンシャル井戸に閉じこめられた
状憇七保っ７’Ｃまま走行子すことが可能にンよる。
ロ接合界面のポテンシャル井戸が前述の工９に浸くなフ
、その結果、キャリアの自由度が増加するのを妨げるこ
とにある。例えば、第３図において、破線で示すＬうに
、負電圧Ｖｏ ｋ印加することＩｃ工つてポテンシャル
井戸は深くなり、キャリアにソース及びドレイン電極領
域間を準２次元的なポテンシャル井戸に閉じこめられた
状憇七保っ７’Ｃまま走行子すことが可能にンよる。
この工うに、散乱の少ない２？：Ｆ、、発注を有したキ
ャリアに大きな走行速度をＭ丁ため、ＦＥＴ特性におけ
る相互コンダクタンス及び飽和電流の増力Ωｔ−実現す
ることが可能になる。更に、第１の半導体層４２のバル
ク中への電子の走行全抑制することに、ドレインコンダ
クタンスの著しい低減を可能にする。以上述べた本発明
の原理ｖｃ従えば第６図ＩＣ示した工うな従来型構造の
Ｆ’ＥＴが有していた前述の欠点七丁ぺて除去すること
が可能になフ、結果として、特に高速性及び低雑音性Ｉ
Ｃｌ＆れた高性能なＦＥ、Ｔを実現できることは明らか
である。
ャリアに大きな走行速度をＭ丁ため、ＦＥＴ特性におけ
る相互コンダクタンス及び飽和電流の増力Ωｔ−実現す
ることが可能になる。更に、第１の半導体層４２のバル
ク中への電子の走行全抑制することに、ドレインコンダ
クタンスの著しい低減を可能にする。以上述べた本発明
の原理ｖｃ従えば第６図ＩＣ示した工うな従来型構造の
Ｆ’ＥＴが有していた前述の欠点七丁ぺて除去すること
が可能になフ、結果として、特に高速性及び低雑音性Ｉ
Ｃｌ＆れた高性能なＦＥ、Ｔを実現できることは明らか
である。
（実施例１）
次に本発明の実施例１ｖｃついて皿明する。不実施例に
２けるＦＥＴの借造断面１は第１図と同様である。本実
施例においては、牛絶薇惟基板４１に半絶縁性Ｇ ａ
Ａ ｓ基板を低不純物密波のｉｌの半導体層４２に不純
物濃度がｌＸｌ０ ｃｍ 以下で膜厚１μｍ のノ
ンドープＧ ａ Ａ ｓを、同不純物密度の第２の半導
体層４３にドナー不純物濃度が２×１０１８ｃｍ−３程
灰で膜厚５００Ａのｎ型ＡＡ！ｏ＋３Ｇａ、７Ａ５’ｔ
、ソース電極饋域４４及びドレイン℃他領域４６１７Ｃ
Ａ ｕ Ｇ ｅ ／Ｎ Ｉ Ｋ Ｌ ６ オー ミ、り
篭極七、ゲート電極領域４５にアルミニウム（ＡＪ）に
よるショットキ電極を用いる。更に１本発明にかかる制
御電極領域４７としてアクセプタ不純物ｍｆが２×１０
１９ｃｍ−３ｇ度で膜厚５００ＡのＰｉのＧａＡｓを用
いる。こＯでこのｐ型のＧ ａＡ ｓ上＆Ｃに、素子外
部でＡＪとショットキ接触てせる。不実施例においてに
、ナヤ不ル４８に２久元電子層となる。また、不実施例
に２いて、熱平衡状態におけるゲー）Ｋ他領域下でのエ
ネルギーバンド図に第２図と同様でのる。
２けるＦＥＴの借造断面１は第１図と同様である。本実
施例においては、牛絶薇惟基板４１に半絶縁性Ｇ ａ
Ａ ｓ基板を低不純物密波のｉｌの半導体層４２に不純
物濃度がｌＸｌ０ ｃｍ 以下で膜厚１μｍ のノ
ンドープＧ ａ Ａ ｓを、同不純物密度の第２の半導
体層４３にドナー不純物濃度が２×１０１８ｃｍ−３程
灰で膜厚５００Ａのｎ型ＡＡ！ｏ＋３Ｇａ、７Ａ５’ｔ
、ソース電極饋域４４及びドレイン℃他領域４６１７Ｃ
Ａ ｕ Ｇ ｅ ／Ｎ Ｉ Ｋ Ｌ ６ オー ミ、り
篭極七、ゲート電極領域４５にアルミニウム（ＡＪ）に
よるショットキ電極を用いる。更に１本発明にかかる制
御電極領域４７としてアクセプタ不純物ｍｆが２×１０
１９ｃｍ−３ｇ度で膜厚５００ＡのＰｉのＧａＡｓを用
いる。こＯでこのｐ型のＧ ａＡ ｓ上＆Ｃに、素子外
部でＡＪとショットキ接触てせる。不実施例においてに
、ナヤ不ル４８に２久元電子層となる。また、不実施例
に２いて、熱平衡状態におけるゲー）Ｋ他領域下でのエ
ネルギーバンド図に第２図と同様でのる。
不実施例に２いて、例え；ビゲート電圧Ｖ。＝−０，５
’ｖ−及びドレインバイアスＶ０＝＋２Ｖ印刀口した場
合のゲート屯栃頌域４５のドレインｄ臣頒域；怪厘下に
おけるエネルギーバンド図に、第３図のｔＸぼ夷勝の工
うになり、ポテンシャル井戸にかなり浅くなってしまう
。従って１本発明番てかかる制御電極領域４７に１例え
ば制御電圧■。＝−０，４Ｖ印加すると４３図の破線で
ボしｔ工うにボテンクヤル井戸？深くすることができ、
電子はノース及びドレイン電極領域間を２次元性？保持
した状態で走行することが可能になる。七の結果前述し
たように。
’ｖ−及びドレインバイアスＶ０＝＋２Ｖ印刀口した場
合のゲート屯栃頌域４５のドレインｄ臣頒域；怪厘下に
おけるエネルギーバンド図に、第３図のｔＸぼ夷勝の工
うになり、ポテンシャル井戸にかなり浅くなってしまう
。従って１本発明番てかかる制御電極領域４７に１例え
ば制御電圧■。＝−０，４Ｖ印加すると４３図の破線で
ボしｔ工うにボテンクヤル井戸？深くすることができ、
電子はノース及びドレイン電極領域間を２次元性？保持
した状態で走行することが可能になる。七の結果前述し
たように。
電子速度の低下全抑制し、従ってＦＥＴ特性の相互コン
ダクタンス及び飽；７１１ ’Ｚ流全全増大せることが
できる。更に、ドレインコンダクタンスも著しく低減さ
れる。
ダクタンス及び飽；７１１ ’Ｚ流全全増大せることが
できる。更に、ドレインコンダクタンスも著しく低減さ
れる。
（実施例２）
次シて本発明の実施例２についてＩ説明する。本実施例
におけるＦＥＴ□模式的断面図七語４図に示す。Ｗ１図
に示したものと同じものは原則として同一番号で示す。
におけるＦＥＴ□模式的断面図七語４図に示す。Ｗ１図
に示したものと同じものは原則として同一番号で示す。
本実施例において、半絶縁性基板６１ ＩＣＣ絶絶（項
性ＧａＡｓ基板を、低不純物濃度の第１の半導体層６２
に不純物濃度がｌＸｌ０ ｃｍ以下で膜厚１μｍのノ
ンドープＧｅを、高不純物濃度の第２の半導体層６３に
アクセプタ不純物９度が２Ｘ１０ Ｃｍ 程度で
膜厚５００ＡのＧ ａ Ａ ｓ金、ソース電極領域４４
及びドレイン電極領域４６にＡ ｕ Ｇ ｅ ／Ｎ ｉ
Ｖｃよるオーミ、り電極をゲート電極領域４５にアルミ
ニウム（Ａ７りによるショットキ電極を用いる。更に９
本発明にかかる制御電極領域６５としてドナー不純物濃
度が２Ｘ１０ ｃｍ程度で膜厚５００＾のｎ型の（）
ｅを用いる。ここでこのｎ型のＧｅ層上には素子外部で
Ａｌ とショットキ接触させる。本実施例において、チ
ャネル６４は２次元正孔層となる。
性ＧａＡｓ基板を、低不純物濃度の第１の半導体層６２
に不純物濃度がｌＸｌ０ ｃｍ以下で膜厚１μｍのノ
ンドープＧｅを、高不純物濃度の第２の半導体層６３に
アクセプタ不純物９度が２Ｘ１０ Ｃｍ 程度で
膜厚５００ＡのＧ ａ Ａ ｓ金、ソース電極領域４４
及びドレイン電極領域４６にＡ ｕ Ｇ ｅ ／Ｎ ｉ
Ｖｃよるオーミ、り電極をゲート電極領域４５にアルミ
ニウム（Ａ７りによるショットキ電極を用いる。更に９
本発明にかかる制御電極領域６５としてドナー不純物濃
度が２Ｘ１０ ｃｍ程度で膜厚５００＾のｎ型の（）
ｅを用いる。ここでこのｎ型のＧｅ層上には素子外部で
Ａｌ とショットキ接触させる。本実施例において、チ
ャネル６４は２次元正孔層となる。
実施例１の場合と異なり０本実施例の制御電極領域６５
は、ゲート電極領域４５とドレイン電極領域との間隔と
ほぼ同程度の領域に設けられている。これは、前述の第
８図に示したドレイン電極領域３１からも判断できるよ
うに、キャリアの走行が３次元性と持つようになるのに
、電界の高いゲート電極領域のドレイン電極領域端近傍
であフ、実際１ｃＦＥＴ特性の劣化音引き起こしている
のに。
は、ゲート電極領域４５とドレイン電極領域との間隔と
ほぼ同程度の領域に設けられている。これは、前述の第
８図に示したドレイン電極領域３１からも判断できるよ
うに、キャリアの走行が３次元性と持つようになるのに
、電界の高いゲート電極領域のドレイン電極領域端近傍
であフ、実際１ｃＦＥＴ特性の劣化音引き起こしている
のに。
はぼこの狭い領域に限って考えられる友めである。
更に、寄生柊世全できる限り低減する効果も期待できる
。
。
第５図には、熱平衡状態におけるゲート電極領域面下で
のエネルギーバンド図を示している。ここで＋ Ｅｖ
は価電子帯上端のエネルギー助位、ｅはイオン化アクセ
プタ不純物ｔそれぞれ示している。本実施例においても
、第５図に示すように熱平衡状態下でのヘテロ接合界面
のポテンシャル井戸に深く、正孔は散乱の少ない２次元
性七有していることＩｃなる。しかしながら、実施例１
において述べたよりに、ドレインバイアス卯のロ時にに
。
のエネルギーバンド図を示している。ここで＋ Ｅｖ
は価電子帯上端のエネルギー助位、ｅはイオン化アクセ
プタ不純物ｔそれぞれ示している。本実施例においても
、第５図に示すように熱平衡状態下でのヘテロ接合界面
のポテンシャル井戸に深く、正孔は散乱の少ない２次元
性七有していることＩｃなる。しかしながら、実施例１
において述べたよりに、ドレインバイアス卯のロ時にに
。
ｖｆｖｃゲートを他領域のドレイン電極領域端でこのポ
テンシャル井戸が浅くなってしまう。
テンシャル井戸が浅くなってしまう。
そこで１本発明にかかる制御電極領域６５に正７〕電１
ｆｆｉ’に印／７０することにエフで、このポテンシャ
ｌ−井戸士深く保ち、ノース電極頭載４４と、ドレイン
電極領域４６との全領域において、正孔の準２次元住金
保持させる。こＩしに＝り、実施例１と同様な特注向上
、すなわち、１”ＥＴ特注に２ける相互コンダクタンス
及び二ご和１１流の増大、更ににドレインコンダクタン
スの極端な低減を笑現することができる。以上から１本
実施例に工つて、従来型構造ＦＥＴの有した欠点を除宍
し、特に高速性に丁ぐれた旨性能素子を実現できること
は明らかでちる。
ｆｆｉ’に印／７０することにエフで、このポテンシャ
ｌ−井戸士深く保ち、ノース電極頭載４４と、ドレイン
電極領域４６との全領域において、正孔の準２次元住金
保持させる。こＩしに＝り、実施例１と同様な特注向上
、すなわち、１”ＥＴ特注に２ける相互コンダクタンス
及び二ご和１１流の増大、更ににドレインコンダクタン
スの極端な低減を笑現することができる。以上から１本
実施例に工つて、従来型構造ＦＥＴの有した欠点を除宍
し、特に高速性に丁ぐれた旨性能素子を実現できること
は明らかでちる。
なお１以上の実施例においてに、チャネルかヘテロ接合
界面のゲー）［他領域側（表面側）に形部された素子に
１本発明を適用し７ｃ場合；でついて説明したが、逆に
チャネルがヘテロ接合界面の基板＠（躾面ｇＡ）に形部
された素子についても本発明を適用でさることは宮りま
でもない。更に本発明にかかる制御電極領域には１品密
匠不純物牛導体層ではなく、Ｈ接合域・電極５例えばタ
ングステンなど上辺用できることは明らかである。ただ
しこの場合には、チャネル層の結晶性を劣化させないこ
とが１費である。
界面のゲー）［他領域側（表面側）に形部された素子に
１本発明を適用し７ｃ場合；でついて説明したが、逆に
チャネルがヘテロ接合界面の基板＠（躾面ｇＡ）に形部
された素子についても本発明を適用でさることは宮りま
でもない。更に本発明にかかる制御電極領域には１品密
匠不純物牛導体層ではなく、Ｈ接合域・電極５例えばタ
ングステンなど上辺用できることは明らかである。ただ
しこの場合には、チャネル層の結晶性を劣化させないこ
とが１費である。
（発明の効果）
以上、詳細説明したとよ・り１本発明の電界効果素子に
、電流通路（チャネル）を挟んで従只のゲート電極饋、
咳と対向した位置に：ｌ１ｌｊ御電位領域を設け、少く
ともゲート電極領域とドレイン電極領域間の領域の電流
通路近傍の電位全制御できるようにしであるので、Ｔｉ
、流通路士形成するポテンシャル井戸の深さヲ衆＜保ち
、従来の↓うなキャリアの散乱を無くすことができ、電
界効果素子の相互コンダクタンス及び飽和電流の増加と
ドレインコンダクタンスの著しい低減を可能とするとい
う効果を有する。
、電流通路（チャネル）を挟んで従只のゲート電極饋、
咳と対向した位置に：ｌ１ｌｊ御電位領域を設け、少く
ともゲート電極領域とドレイン電極領域間の領域の電流
通路近傍の電位全制御できるようにしであるので、Ｔｉ
、流通路士形成するポテンシャル井戸の深さヲ衆＜保ち
、従来の↓うなキャリアの散乱を無くすことができ、電
界効果素子の相互コンダクタンス及び飽和電流の増加と
ドレインコンダクタンスの著しい低減を可能とするとい
う効果を有する。
従って本発明によれば、特に高速性及び低雑音性に侵れ
た電界効果型素子七得ることができ、その効果は大であ
る。
た電界効果型素子七得ることができ、その効果は大であ
る。
第１図は本発明の電界効果型素子の蟇本的構造の一例？
示す模式的断面図、第２図及び第３図・ばそのエネルギ
ーバンド図、第４図は本発明の実施例２の構造を示す模
式的断面図、第５図はそのエネルギーバンド図、第６図
に従来■電界効果型素子の一例の購造金示す模式的断面
図、第７図はそのエネルギーバンド図、第８図はそのド
レイ７電流分布図である。 ４１・・・・・・半絶縁性基板、４２・・・・・低不純
物ｉ度の第１の半導体層、４３・・・・・・高不純物密
度の第２の半導体、４４・・・・・ソース電極領域、４
５・・・・・・ゲート電極領域、４６・・・・・・ドレ
イン電極領域、４７・・・・・・制御電極領域、４８・
・・・・・電流通路（チャネル）。 ６１・・・・・・半絶縁性基板、６２・・・・・・低不
純物ＶＢ度の第１の半導体、６３・・・・・・高不純物
＠度の第２の半導体、６４・・・・・・電流通路（チャ
ネル）、６５・・・・・・制御電極領域、Ｅｏ・・・・
・・伝導帯下端のエネルギー準位、ＥＦ・・・・・・７
工ルミ準位、ＥＹ・・・・・・価電子帯上端のエネルギ
ー準位、ｖ。・・・・・・制御電圧、ｖ。 ・・・・・・ゲート電圧、ｑφ８・・・・・・ショット
キ障壁の高さ。 第 １ 回 妄 ２ 面 多 ４１！１ ＄ ５ 図 茶 乙 肥 某 ７ 図
示す模式的断面図、第２図及び第３図・ばそのエネルギ
ーバンド図、第４図は本発明の実施例２の構造を示す模
式的断面図、第５図はそのエネルギーバンド図、第６図
に従来■電界効果型素子の一例の購造金示す模式的断面
図、第７図はそのエネルギーバンド図、第８図はそのド
レイ７電流分布図である。 ４１・・・・・・半絶縁性基板、４２・・・・・低不純
物ｉ度の第１の半導体層、４３・・・・・・高不純物密
度の第２の半導体、４４・・・・・ソース電極領域、４
５・・・・・・ゲート電極領域、４６・・・・・・ドレ
イン電極領域、４７・・・・・・制御電極領域、４８・
・・・・・電流通路（チャネル）。 ６１・・・・・・半絶縁性基板、６２・・・・・・低不
純物ＶＢ度の第１の半導体、６３・・・・・・高不純物
＠度の第２の半導体、６４・・・・・・電流通路（チャ
ネル）、６５・・・・・・制御電極領域、Ｅｏ・・・・
・・伝導帯下端のエネルギー準位、ＥＦ・・・・・・７
工ルミ準位、ＥＹ・・・・・・価電子帯上端のエネルギ
ー準位、ｖ。・・・・・・制御電圧、ｖ。 ・・・・・・ゲート電圧、ｑφ８・・・・・・ショット
キ障壁の高さ。 第 １ 回 妄 ２ 面 多 ４１！１ ＄ ５ 図 茶 乙 肥 某 ７ 図
Claims (1)
- 高純度あるいは低不純物密度の第１の半導層と該第１
の半導体層が有する電子親和力より小さい電子親和力を
有するかあるいは該第１の半導体層の有する電子親和力
とエネルギーギャップの和より大きい電子親和力とエネ
ルギーギャップの和を有するかのいずれかを有しかつ高
不純物密度の第２の半導層とのヘテロ接合界面における
電流通路を有し、該電流通路の導電度を制御するゲート
電極領域と、該ゲート電極領域の両側に配置されたソー
ス電極領域とドレイン電極領域とを備えた電界効果型素
子において、少くとも前記ゲート領域と前記ドレイン電
極領域間の領域の前記電流通路近傍の電位を、該電流通
路に対して前記ゲート電極領域の反対側から制御する制
御電極領域を設けたことを特徴とする電界効果型素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59183922A JPH0714055B2 (ja) | 1984-09-03 | 1984-09-03 | 電界効果型素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59183922A JPH0714055B2 (ja) | 1984-09-03 | 1984-09-03 | 電界効果型素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6161473A true JPS6161473A (ja) | 1986-03-29 |
| JPH0714055B2 JPH0714055B2 (ja) | 1995-02-15 |
Family
ID=16144157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59183922A Expired - Lifetime JPH0714055B2 (ja) | 1984-09-03 | 1984-09-03 | 電界効果型素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0714055B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58178572A (ja) * | 1982-04-14 | 1983-10-19 | Hiroyuki Sakaki | 移動度変調形電界効果トランジスタ |
-
1984
- 1984-09-03 JP JP59183922A patent/JPH0714055B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58178572A (ja) * | 1982-04-14 | 1983-10-19 | Hiroyuki Sakaki | 移動度変調形電界効果トランジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0714055B2 (ja) | 1995-02-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |