JPS6166434A - 分周回路 - Google Patents
分周回路Info
- Publication number
- JPS6166434A JPS6166434A JP59189047A JP18904784A JPS6166434A JP S6166434 A JPS6166434 A JP S6166434A JP 59189047 A JP59189047 A JP 59189047A JP 18904784 A JP18904784 A JP 18904784A JP S6166434 A JPS6166434 A JP S6166434A
- Authority
- JP
- Japan
- Prior art keywords
- counter
- clock
- reset pulse
- digital data
- data string
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000001360 synchronised effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ディジタル通信に使用し、データのフレーム
に位相の合ったクロックを得るだめの分周回路に関する
ものである。
に位相の合ったクロックを得るだめの分周回路に関する
ものである。
従来例の構成とその問題点
第１図は従来の分周回路を示している。以下にこの従来
例の構成について第１図とともに説明する。第１図にお
いて、１１はディジタルデータ列であり、このディジタ
ルデータ列１は同期判別回路２に入力されている。３は
ハンティングパルスであり、このハンティングパルス３
は、クロック４と共にアンドゲート５に入力される。ア
ンドゲート５の出力はカウンタ８に入力され、カウンタ
８からはフレームパルス６が同期判別回路２に、またク
ロック９が出力される。更にカウンタ８のリセットパル
ス７がカウンタ８から自分自身に入力されている。
例の構成について第１図とともに説明する。第１図にお
いて、１１はディジタルデータ列であり、このディジタ
ルデータ列１は同期判別回路２に入力されている。３は
ハンティングパルスであり、このハンティングパルス３
は、クロック４と共にアンドゲート５に入力される。ア
ンドゲート５の出力はカウンタ８に入力され、カウンタ
８からはフレームパルス６が同期判別回路２に、またク
ロック９が出力される。更にカウンタ８のリセットパル
ス７がカウンタ８から自分自身に入力されている。
次に上記従来例の動作について説明する。第１図におい
て、ディジタルデータ列１はクロック４と同期しており
、フレーム構成を成している。カウンタ８は、アンドゲ
ート５によってハンティングパルス３の出力される区間
は禁止されるクロック４をカウントする。カウンタ８の
状態によってフレームパルス６が出力され、同期判別回
路２は入力されるディジタルデータ列１に含まれるフレ
−ム信号とこのフレームパルス６を比較し、もし２つの
信号の位相が一致していなければ、ハンティングパルス
３を出力し、クロック４を一定個数禁止することにより
、カウンタ８の位相をずらす。
て、ディジタルデータ列１はクロック４と同期しており
、フレーム構成を成している。カウンタ８は、アンドゲ
ート５によってハンティングパルス３の出力される区間
は禁止されるクロック４をカウントする。カウンタ８の
状態によってフレームパルス６が出力され、同期判別回
路２は入力されるディジタルデータ列１に含まれるフレ
−ム信号とこのフレームパルス６を比較し、もし２つの
信号の位相が一致していなければ、ハンティングパルス
３を出力し、クロック４を一定個数禁止することにより
、カウンタ８の位相をずらす。
この動作を繰り返すことにより、ディジタルデータ列１
に含まれるフレーム信号に対してカウンタ８は一定の位
相に保たれ、同期をとることができる。尚、リセットパ
ルス７はフレーム長に対応したカウンタ長を実現するた
めのもので、カウンタ８の状態によって出力され、自分
自身をリセットする。また、クロック９はカウンタ８に
よってクロック４を分周されたもので、これも上記動作
によりディジタルデータ列ＩＫ対し、一定の位相に保た
れることになる。
に含まれるフレーム信号に対してカウンタ８は一定の位
相に保たれ、同期をとることができる。尚、リセットパ
ルス７はフレーム長に対応したカウンタ長を実現するた
めのもので、カウンタ８の状態によって出力され、自分
自身をリセットする。また、クロック９はカウンタ８に
よってクロック４を分周されたもので、これも上記動作
によりディジタルデータ列ＩＫ対し、一定の位相に保た
れることになる。
しかしながら、上記従来例においては、ディジタルデー
タ列１が入力されない（例えば、オール°°０”）時に
は、フレーム毎に常にハンティングパルス３が出力され
る為、クロックが禁止されて分周されたクロック９は正
規の周波数より低いクロックになるという問題点があり
、また、同期が外れた時にもハンティングパルス３が出
力されるため、同様に分周されたクロック９は周波数が
狂うという問題点があった。
タ列１が入力されない（例えば、オール°°０”）時に
は、フレーム毎に常にハンティングパルス３が出力され
る為、クロックが禁止されて分周されたクロック９は正
規の周波数より低いクロックになるという問題点があり
、また、同期が外れた時にもハンティングパルス３が出
力されるため、同様に分周されたクロック９は周波数が
狂うという問題点があった。
発明の目的
本発明は、上記従来例の問題点を除去するものであり、
デ゛−タ入力のない時や、同期外れの時でも、正しい分
周クロックを出力することを目的とするものである。
デ゛−タ入力のない時や、同期外れの時でも、正しい分
周クロックを出力することを目的とするものである。
発明の構成
本発明は、上記目的を達成するために、クロックを連続
的に入力するカウンタを併用し、同期外れ信号により、
そのカウンタのす七ノ）パルスを切換えて使用するもの
で、データ入力のない時や同期外れ時でも一定の分周ク
ロックの出力を得るものである。
的に入力するカウンタを併用し、同期外れ信号により、
そのカウンタのす七ノ）パルスを切換えて使用するもの
で、データ入力のない時や同期外れ時でも一定の分周ク
ロックの出力を得るものである。
実施例の説明
以下に本発明の一実施例の構成について、図面とともに
説明する。
説明する。
第２図において、１０はディジタルデータ列であシ、こ
のディジタルデータ列１０は同時判別回路１１に入力さ
れる。１２はハンティングパルスであり、このハンティ
ングパルス１２はクロック１３と共にアンドゲート１４
に入力される。アンドゲート１４の出力は、カウンタ１
７に入力され、カウンタ１７からは、フレームパルス１
５が同期判別回路１１に、またカウンタ１７のリセット
パルス１６が自分自身にそれぞれ入力される。２２はカ
ウンタであシ、このカウンタ２２にはクロック１３と、
リセットパルス２１が入力される。また、カウンタ２２
からはクロック２３が出力されている。１９は切換器で
あり、この切換器１９には同期判別回路１１から同期外
れ信号１８が、また、カウンタ１７からリセットパルス
１６が、カウンタ２２からリセットパルス２０が、それ
ぞれ入力される。更に、切換器１９からリセットパルス
２１が出力される。
のディジタルデータ列１０は同時判別回路１１に入力さ
れる。１２はハンティングパルスであり、このハンティ
ングパルス１２はクロック１３と共にアンドゲート１４
に入力される。アンドゲート１４の出力は、カウンタ１
７に入力され、カウンタ１７からは、フレームパルス１
５が同期判別回路１１に、またカウンタ１７のリセット
パルス１６が自分自身にそれぞれ入力される。２２はカ
ウンタであシ、このカウンタ２２にはクロック１３と、
リセットパルス２１が入力される。また、カウンタ２２
からはクロック２３が出力されている。１９は切換器で
あり、この切換器１９には同期判別回路１１から同期外
れ信号１８が、また、カウンタ１７からリセットパルス
１６が、カウンタ２２からリセットパルス２０が、それ
ぞれ入力される。更に、切換器１９からリセットパルス
２１が出力される。
次に上記実施例の動作について説明する。第２図におい
て、ディジタルデータ列１０．同期判別回路１１．ハン
ティンクパルス１２．クロック１３、アンドゲート１４
．フレームパルス１５゜カウンタ１７．リセットパルス
２．ハンテイングバルス３．クロック４．アンドゲート
５．フレームパルス６、カウンタ８．リセットパルス７
と全く同一の構成であり、従来例で説明した動作により
、カウンタ１７の位相を入力されるディジタルデータ列
１０に対し一定に保ち同期をとる。更にこの時、同期外
れ信号１８によって切換器１９はリセットパルス１６を
リセットパルス２１として出力する。カウンタ２２は、
クロック１３をカウントするため、上記動作によりカウ
ンタ１７とカウンタ２２の位相は一致する。これにより
、クロック２３の位相もディジタルデータ列１０中のフ
レーム信号に対し一定となる。ディジタルデータ列１０
が入力されない（例えば、オール°“０“）時や、同期
外れ時には、同期外れ信号１８が変化し、切換器１９は
、リセットパルス２０を、リセットパルス２１として出
力する。この動作により、カウンタ２２はハンティング
パルス１２の有無に拘わらず、入力されるクロック１３
をカウントし、自走するため、出力されるクロック２３
はクロソり１３を一定の分周比で分周したものとなる。
て、ディジタルデータ列１０．同期判別回路１１．ハン
ティンクパルス１２．クロック１３、アンドゲート１４
．フレームパルス１５゜カウンタ１７．リセットパルス
２．ハンテイングバルス３．クロック４．アンドゲート
５．フレームパルス６、カウンタ８．リセットパルス７
と全く同一の構成であり、従来例で説明した動作により
、カウンタ１７の位相を入力されるディジタルデータ列
１０に対し一定に保ち同期をとる。更にこの時、同期外
れ信号１８によって切換器１９はリセットパルス１６を
リセットパルス２１として出力する。カウンタ２２は、
クロック１３をカウントするため、上記動作によりカウ
ンタ１７とカウンタ２２の位相は一致する。これにより
、クロック２３の位相もディジタルデータ列１０中のフ
レーム信号に対し一定となる。ディジタルデータ列１０
が入力されない（例えば、オール°“０“）時や、同期
外れ時には、同期外れ信号１８が変化し、切換器１９は
、リセットパルス２０を、リセットパルス２１として出
力する。この動作により、カウンタ２２はハンティング
パルス１２の有無に拘わらず、入力されるクロック１３
をカウントし、自走するため、出力されるクロック２３
はクロソり１３を一定の分周比で分周したものとなる。
本実施例においては、カウンタ２２を禁止されないクロ
ック１３で動作させるため、ディジタルデータ列１０の
入力のない時や、同期外れ時に出力されるハンティング
パルス１２の有無に拘わらず、クロック２３はクロック
１３を一定の分周比で分周したものとすることができる
。
ック１３で動作させるため、ディジタルデータ列１０の
入力のない時や、同期外れ時に出力されるハンティング
パルス１２の有無に拘わらず、クロック２３はクロック
１３を一定の分周比で分周したものとすることができる
。
発明の効果
本発明は上記のような構成であり、データ入力のない時
や、同期外れ時でも、クロックの分周は禁止されないク
ロックで行なわれるので、一定の分周比で分周されたク
ロックを得ることがでキル。
や、同期外れ時でも、クロックの分周は禁止されないク
ロックで行なわれるので、一定の分周比で分周されたク
ロックを得ることがでキル。
第１図は従来の分周回路のブロック図、第２図は本発明
の一実施例における分周回路のブロック図である。 ｌＯ・・・ディジタルデータ列、１１・・・同期判別回
路、１２・・・ハンティングパルス、１３・・・クロッ
ク、１４・・アンドゲート、１５・・・フレームパルス
、１６・・・リセットパルス、１７・・・カウンタ、１
８・・・同期外れ信号、１９・・・切換器、２０・・・
リセットパルス、２１・・・リセットパルス、２２・・
・カウンタ、２３・・・クロック。
の一実施例における分周回路のブロック図である。 ｌＯ・・・ディジタルデータ列、１１・・・同期判別回
路、１２・・・ハンティングパルス、１３・・・クロッ
ク、１４・・アンドゲート、１５・・・フレームパルス
、１６・・・リセットパルス、１７・・・カウンタ、１
８・・・同期外れ信号、１９・・・切換器、２０・・・
リセットパルス、２１・・・リセットパルス、２２・・
・カウンタ、２３・・・クロック。
Claims (1)
- フレーム構成のディジタルデータ列が入力される同期判
別回路と、この同期判別回路から出力されるハンティン
グパルスおよびクロックが入力されるアンドゲートと、
このアンドゲートの出力を計数する第１のカウンタと、
上記クロックを計数する第２のカウンタと、上記同期判
別回路より出力される同期外れ信号により切換えられ、
上記第１または第２のカウンタより出力されるリセット
パルスを上記第２のカウンタに印加する切換器とからな
る分周回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59189047A JPS6166434A (ja) | 1984-09-10 | 1984-09-10 | 分周回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59189047A JPS6166434A (ja) | 1984-09-10 | 1984-09-10 | 分周回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6166434A true JPS6166434A (ja) | 1986-04-05 |
Family
ID=16234398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59189047A Pending JPS6166434A (ja) | 1984-09-10 | 1984-09-10 | 分周回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6166434A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100536340C (zh) | 2005-06-10 | 2009-09-02 | 华为技术有限公司 | 一种分频方法及分频计数器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5748842A (en) * | 1980-09-08 | 1982-03-20 | Tech Res & Dev Inst Of Japan Def Agency | Frame synchronizing circuit |
-
1984
- 1984-09-10 JP JP59189047A patent/JPS6166434A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5748842A (en) * | 1980-09-08 | 1982-03-20 | Tech Res & Dev Inst Of Japan Def Agency | Frame synchronizing circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100536340C (zh) | 2005-06-10 | 2009-09-02 | 华为技术有限公司 | 一种分频方法及分频计数器 |
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