JPS6167117A - 低電圧バイアス回路 - Google Patents
低電圧バイアス回路Info
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- JPS6167117A JPS6167117A JP59189890A JP18989084A JPS6167117A JP S6167117 A JPS6167117 A JP S6167117A JP 59189890 A JP59189890 A JP 59189890A JP 18989084 A JP18989084 A JP 18989084A JP S6167117 A JPS6167117 A JP S6167117A
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- JP
- Japan
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- transistor
- voltage
- collector
- base
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 239000003990 capacitor Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 241000255925 Diptera Species 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
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- 235000021395 porridge Nutrition 0.000 description 1
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/22—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the bipolar type only
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体集積回路に使われる低電圧バイアス回路
に関する。
に関する。
（従来の技術）
第２図は従来の低電圧バイアス回路の一例の回路図であ
る。従来、回路ブロック１に直流を供給するためのバイ
アス回路は、電源ＶＣＣの変動’ｔ−一定に押えるため
に、ベースとコレクタを抵抗Ｒ。
る。従来、回路ブロック１に直流を供給するためのバイ
アス回路は、電源ＶＣＣの変動’ｔ−一定に押えるため
に、ベースとコレクタを抵抗Ｒ。
で接続したＮＰＮ）ランジスタＱ１゜を用いており、抵
抗ＲｅとトランジスタＱ＋ｏのベースと接地間に接続さ
れたコンデンサＣ１でリップルフィルタ効果をもたせて
いた。
抗ＲｅとトランジスタＱ＋ｏのベースと接地間に接続さ
れたコンデンサＣ１でリップルフィルタ効果をもたせて
いた。
この従来の方法でバイアス回路を設計すると、安定化電
圧ＶＢは次の（１）式で示される。
圧ＶＢは次の（１）式で示される。
Ｖｎ＝Ｖｃｃ−（Ｖｎｚ＋ＩａＲａ） ＝・・＝＜１
）但し、ｖｃｃは電源ＶＣＣの電圧、ＶＢＩ はトラン
ジスタＱ＋ｏのベース・エミッタ間順方向電圧ｓ ＩＢ
はトランジスタＱ、。のペース電流である。例えば、Ｖ
ｃｃ＝３Ｖ、トランジスタＱ＋ｏの増幅率ｈＦＩＣ＝１
００、ＲＢ＝２０にΩ、出力電流Ｉｇ ｗ ３ ｍＡ、
ＶＢＥ−０，７Ｖとすると（１）式よＦ） ＶＢ ＝
Ｖｃｃ −（Ｖｅｘ ＋Ｉｏ／ｈｙｚｘＲａ）＝３−（
ｏ、７＋”上’１Ｘ２０Ｘ１０”）＝１．７■とな＃）
２Ｖ以上で動作する回路は動作不能となる。
）但し、ｖｃｃは電源ＶＣＣの電圧、ＶＢＩ はトラン
ジスタＱ＋ｏのベース・エミッタ間順方向電圧ｓ ＩＢ
はトランジスタＱ、。のペース電流である。例えば、Ｖ
ｃｃ＝３Ｖ、トランジスタＱ＋ｏの増幅率ｈＦＩＣ＝１
００、ＲＢ＝２０にΩ、出力電流Ｉｇ ｗ ３ ｍＡ、
ＶＢＥ−０，７Ｖとすると（１）式よＦ） ＶＢ ＝
Ｖｃｃ −（Ｖｅｘ ＋Ｉｏ／ｈｙｚｘＲａ）＝３−（
ｏ、７＋”上’１Ｘ２０Ｘ１０”）＝１．７■とな＃）
２Ｖ以上で動作する回路は動作不能となる。
すなわち、従来の低電圧バイアス回路においては、安定
化電圧ＶＢの値を広く設定することが困難であるという
欠点があっ九。
化電圧ＶＢの値を広く設定することが困難であるという
欠点があっ九。
（発明の目的）
本発明の目的は、上記欠点を除去することにより、広い
範囲で動作のできる低電圧バイアス回路を提供すること
にある。
範囲で動作のできる低電圧バイアス回路を提供すること
にある。
（発明の構成）
本発明の低電圧バイアス回路は、差動トランジスタを形
成する一導電型の第１．第２のトランジスタと、該第１
．第２のトランジスタのエミッタ共通接続点と第２の電
源間に接続された定電流源と、前記第２のトランジスタ
のペースとコレクタの共通接続点と前記第２の電源間に
接続された逆導電盤の第３のトランジスタと、前記第１
のトランジスタのベースと前記第３のトランジスタのベ
ース間に接続されたダイオード接続の逆導電型のｇ４の
トランジスタと、前記第２のトランジスタのコレクタと
第１の電源間に接続された逆導電型の第５のトランジス
タと、該第５のトランジスタのベースと前記第１のトラ
ンジスタのコレクタの共通接続点と前記第１の電源間に
接続された第１の抵抗と、前記第１のトランジスタのベ
ースト前記第１の電源間に接続された第２の抵抗と、前
記第３のトランジスタのベースと前記第２の電源間に接
続され九第３の抵抗と、前記第１のトランジスタのベー
スに接続され次バイアス電圧端子と、前記第２のトラン
ジスタのコレクタに接続された安定化電圧端子とを含む
ことから構成される。
成する一導電型の第１．第２のトランジスタと、該第１
．第２のトランジスタのエミッタ共通接続点と第２の電
源間に接続された定電流源と、前記第２のトランジスタ
のペースとコレクタの共通接続点と前記第２の電源間に
接続された逆導電盤の第３のトランジスタと、前記第１
のトランジスタのベースと前記第３のトランジスタのベ
ース間に接続されたダイオード接続の逆導電型のｇ４の
トランジスタと、前記第２のトランジスタのコレクタと
第１の電源間に接続された逆導電型の第５のトランジス
タと、該第５のトランジスタのベースと前記第１のトラ
ンジスタのコレクタの共通接続点と前記第１の電源間に
接続された第１の抵抗と、前記第１のトランジスタのベ
ースト前記第１の電源間に接続された第２の抵抗と、前
記第３のトランジスタのベースと前記第２の電源間に接
続され九第３の抵抗と、前記第１のトランジスタのベー
スに接続され次バイアス電圧端子と、前記第２のトラン
ジスタのコレクタに接続された安定化電圧端子とを含む
ことから構成される。
（実施例）
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示す回路図である。
本実施例は、差動トランジスタを形成するＮＰＮトラン
ジスタＱ１． Ｑ！と、トランジスタＱ、、Ｑ。
ジスタＱ１． Ｑ！と、トランジスタＱ、、Ｑ。
のエミッタ共通接続点と第２の電源としての接地電位間
に接続された定電流源工と、トランジスタＱ！のペース
とコレクタの共通接続点と接地電位間に接続されたＰＮ
Ｐ）ランジスタＱｓ トｓ ドア ンジスタＱ、のペー
スとトランジスタＱｓのペース間に接続されたダイオー
ド接続のＰＮＰ トランジスタＱ４と、トランジスタＱ
、のコレクタと第１の電源ＶＣＣ間に接続されたＰＮＰ
トランジスタＱ、と、トランジスタＱｌのペースとトラ
ンジスタＱ□のコレクタの共通接続点と電源ＶＣＣ間に
接続された第うンジスタＱ１のベースと接地電位間に接
続された抵抗Ｒ，ト、トランジスタＱ、のペースに接続
されたバイアス電圧端子１１と、トランジスタＱ！のコ
レクタに接続された安定化電圧端子１２とを含むことか
ら構成される。な８ＣｚばカッＬ／９用コンデンサー１
カ。
に接続された定電流源工と、トランジスタＱ！のペース
とコレクタの共通接続点と接地電位間に接続されたＰＮ
Ｐ）ランジスタＱｓ トｓ ドア ンジスタＱ、のペー
スとトランジスタＱｓのペース間に接続されたダイオー
ド接続のＰＮＰ トランジスタＱ４と、トランジスタＱ
、のコレクタと第１の電源ＶＣＣ間に接続されたＰＮＰ
トランジスタＱ、と、トランジスタＱｌのペースとトラ
ンジスタＱ□のコレクタの共通接続点と電源ＶＣＣ間に
接続された第うンジスタＱ１のベースと接地電位間に接
続された抵抗Ｒ，ト、トランジスタＱ、のペースに接続
されたバイアス電圧端子１１と、トランジスタＱ！のコ
レクタに接続された安定化電圧端子１２とを含むことか
ら構成される。な８ＣｚばカッＬ／９用コンデンサー１
カ。
ここで、差動トランジスタを形成するトランジスタＱ、
のペースであるバイアス電圧端子１１には、ダイオード
結線されたトランジスタＱ４と抵抗Ｒ，、Ｒ，によシ次
の（２）式、（３）式から決定される規定バイアスｖＩ
Ｉｔ−与える。
のペースであるバイアス電圧端子１１には、ダイオード
結線されたトランジスタＱ４と抵抗Ｒ，、Ｒ，によシ次
の（２）式、（３）式から決定される規定バイアスｖＩ
Ｉｔ−与える。
Ｖｓ＝Ｖｎｚ（ＱＪ＋ＩｓＲｍ ＋＋＊＊ｍ＊＋
（ａ）但し、Ｖｎｚ（ＱＪのベースΦエミッタ間順方同
電圧０ 又トランジスタＱｍとＱ、は整合がとられ、トランジス
タＱａｔ挿入することにより、ＶＢラインのインピーダ
ンスを下げて安定に動作させることができる。
（ａ）但し、Ｖｎｚ（ＱＪのベースΦエミッタ間順方同
電圧０ 又トランジスタＱｍとＱ、は整合がとられ、トランジス
タＱａｔ挿入することにより、ＶＢラインのインピーダ
ンスを下げて安定に動作させることができる。
トランジスタＱ、のコレクタである安定化電圧嬬子１２
の電圧を安定化電圧ＶＢとし、トランジスタＱ、のコレ
クタ・エミッタ間電圧をＶｅＥ（Ｑｓ）とすると、Ｖｓ
、 Ｖｎ 、 Ｖｅｘ（Ｑｓ）の関係は次の（４）式
、（５）式で示される。
の電圧を安定化電圧ＶＢとし、トランジスタＱ、のコレ
クタ・エミッタ間電圧をＶｅＥ（Ｑｓ）とすると、Ｖｓ
、 Ｖｎ 、 Ｖｅｘ（Ｑｓ）の関係は次の（４）式
、（５）式で示される。
Ｖ、＝ＶＢ ・曲・・・・（４）ＶＢ＝Ｖ
ＣＣ−Ｖｅｘ（Ｑｓ） ＝”・（５）トランジスタＱ
、はコレクタシリーズ抵抗を小さく設計することにより
、Ｖｃｘ（Ｑｓ） 中０．１Ｖ テ’Ａ作すせること
ができｓ Ｖｃｃ＝ ３ Ｖの場合のＶＢは式（６）％
式％（６） すなわち、本実施例では安定化電圧ＶＢはトランジスタ
のベース・エミッタ間順方向電圧（０，７Ｖ）や、抵抗
ドロップによる電圧ロスがないので、従来に比して大幅
に性能向上できる。又、リッグル除去性能も第１図の抵
抗Ｒ１とコンデンサＯｆの値を変えることによシ任意に
選べる。抵抗孔、。
ＣＣ−Ｖｅｘ（Ｑｓ） ＝”・（５）トランジスタＱ
、はコレクタシリーズ抵抗を小さく設計することにより
、Ｖｃｘ（Ｑｓ） 中０．１Ｖ テ’Ａ作すせること
ができｓ Ｖｃｃ＝ ３ Ｖの場合のＶＢは式（６）％
式％（６） すなわち、本実施例では安定化電圧ＶＢはトランジスタ
のベース・エミッタ間順方向電圧（０，７Ｖ）や、抵抗
ドロップによる電圧ロスがないので、従来に比して大幅
に性能向上できる。又、リッグル除去性能も第１図の抵
抗Ｒ１とコンデンサＯｆの値を変えることによシ任意に
選べる。抵抗孔、。
Ｒ，及びコンデンサ０．は任意のＫｔとることが出来る
が、ＶＣＣが３■の時は几、＝１〜３にΩ、Ｒ，ｔ＝５
〜２０にΩ、Ｏ，−１０〜１００μＦが最適である。
が、ＶＣＣが３■の時は几、＝１〜３にΩ、Ｒ，ｔ＝５
〜２０にΩ、Ｏ，−１０〜１００μＦが最適である。
（発明の効果）
以上、詳細説明したとおり、本発明による低電圧バイア
ス回路は、上記の構成により、従来のように、トランジ
スタのペース・エミッタ間順方向電圧ＶＢｉｉや抵抗に
よる電圧ドロップが無く、非常に小さい値であるトラン
ジスタのコレクターエミッタ間電圧ｖｃＥによるドロッ
プしかないので、広い範囲の安定化電圧が得られるとい
う効果余有する０
ス回路は、上記の構成により、従来のように、トランジ
スタのペース・エミッタ間順方向電圧ＶＢｉｉや抵抗に
よる電圧ドロップが無く、非常に小さい値であるトラン
ジスタのコレクターエミッタ間電圧ｖｃＥによるドロッ
プしかないので、広い範囲の安定化電圧が得られるとい
う効果余有する０
る０
１１・・・・・・バイアス電圧端子、１２・・・・・・
安定化電圧端子、０．・・・・・・コンデンサ、■・・
・・・・定電流源、Ｑ＝ −Ｑｓ・・・・・・ＮＰＮ）
う／ジスタ、Ｑ、 、 Ｑ、 、 Ｑ。 ・・・・・・ＰＮＰ ）ランジスタ、几、、Ｒ，、Ｒ，
・・・・・・抵抗、ＶＢ・・・・・・安定化電圧ｓ
ｖｃｃ・・・・・・電源（電源電圧〕、ＶＳ・・・・・
・バイアス電圧。 祐＝＼ 代理人 弁理士 内 原 晋； ’ｊ、Ｆ−，・
ｔ）＋２・：〜７１ ゛ −ン 粥１図 箭Ｚ図
安定化電圧端子、０．・・・・・・コンデンサ、■・・
・・・・定電流源、Ｑ＝ −Ｑｓ・・・・・・ＮＰＮ）
う／ジスタ、Ｑ、 、 Ｑ、 、 Ｑ。 ・・・・・・ＰＮＰ ）ランジスタ、几、、Ｒ，、Ｒ，
・・・・・・抵抗、ＶＢ・・・・・・安定化電圧ｓ
ｖｃｃ・・・・・・電源（電源電圧〕、ＶＳ・・・・・
・バイアス電圧。 祐＝＼ 代理人 弁理士 内 原 晋； ’ｊ、Ｆ−，・
ｔ）＋２・：〜７１ ゛ −ン 粥１図 箭Ｚ図
Claims (1)
- 差動トランジスタを形成する一導電型の第１、第２のト
ランジスタと、該第１、第２のトランジスタのエミッタ
共通接続点と第２の電源間に接続された定電流源と、前
記第２のトランジスタのベースとコレクタの共通接続点
と前記第２の電源間に接続された逆導電型の第３のトラ
ンジスタと、前記第１のトランジスタのベースと前記第
３のトランジスタのベース間に接続されたダイオード接
続の逆導電蓋の第４のトランジスタと、前記第２のトラ
ンジスタのコレクタと第１の電源間に接続された逆導電
型の第５のトランジスタと、該第５のトランジスタのベ
ースと前記第１のトランジスタの共通接続点と前記第１
の電源間に接続された第１の抵抗と、前記第１のトラン
ジスタのベースと前記第１の電源間に接続された第２の
抵抗と、前記第３のトランジスタのベースと前記第２の
電源間に接続された第３の抵抗と、前記第１のトランジ
スタのベースに接続されたバイアス電圧端子と、前記第
２のトランジスタのコレクタに接続された安定化電圧端
子とを含むことを特徴とする低電圧バイアス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59189890A JPS6167117A (ja) | 1984-09-11 | 1984-09-11 | 低電圧バイアス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59189890A JPS6167117A (ja) | 1984-09-11 | 1984-09-11 | 低電圧バイアス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6167117A true JPS6167117A (ja) | 1986-04-07 |
Family
ID=16248889
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59189890A Pending JPS6167117A (ja) | 1984-09-11 | 1984-09-11 | 低電圧バイアス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6167117A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5424015A (en) * | 1992-09-29 | 1995-06-13 | Yamashita Rubber Kabushiki Kaisha | Method and device for manufacturing rubber bend pipe |
-
1984
- 1984-09-11 JP JP59189890A patent/JPS6167117A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5424015A (en) * | 1992-09-29 | 1995-06-13 | Yamashita Rubber Kabushiki Kaisha | Method and device for manufacturing rubber bend pipe |
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