JPS6167256A - 読み出し専用記憶素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、よシ高密度化ができるとともに、データの
書き込み工程が最終工程により近い素子とすることがで
きる読み出し専用記憶素子に関する。

（従来の技術） 従来、ＭＯＳ型、読み出し専用記憶素子の構造およびそ
の記憶の書き込み方式において種々のものが矢の第１表
に示すように提案さｎてきた。

く第　１　辰〉 この第１表における（１）〜（５）のうちのＮＯＲ型構
造（すなわち、任意の１本のデータ読み出し線と、その
読み出し線とソース電源電圧線（通常は接地電位）との
間に並列に接続さルている複数個のトランジスタがあり
、このトランジスタの任意の１素子が選択された場合に
、データ読み出し線の電位が変動するような集積回路の
素子構造の代表的なものを示した。

Ｎ０Ｒｕ構造でないセル構造すなわちＡＮＤ型構造およ
びＡＮＤ　−ＮＯＲ併用構造があるが、これらはＮ０Ｒ
ｆｆｉ構造の素子より集積回路化したときに高密度化で
きるが、動作速度が遅くなることが知られている。後述
するこの発明はＮＯＲ型構造の素子に係るものであるか
ら、従来の技術の説明において、ＡＮＤ型構造について
は触ｎないことにする。

ＭＯ３型読み出し専用記憶素子（今後マスクＲＯＭ素子
と記す）に望ま几ている性能として単位情報あたりより
小さい素子面積であることと、プロセス工程において最
終工程により−近い工程においてデータ書き込みができ
ることがあけらｎる。　　゛よシ小さい素子面積という
ことに関しては、すべての半導体記憶素子に共通する要
求である。

データ書き込み工程が最終工程により近いことが望まし
いということは、記憶情報データ全マスクＲＯＭに書き
込んでから、最終製品になるまでの時間が短かくなると
いうことであり、マスクＲＯＭの大きな欠点とされてい
る。必要な情報ｔ−書き込んだＲＯＭ’に得るまでに多
大な時間を要するという点をいくらかでも解消するとい
う観点からしても必要な要求である。

さて、第１表の（１）〜（５）において、その素子平面
図は第５図〜第８図に示している。この第５図〜第８図
において、１はＮ形不細物層、２は第１ゲート、３は第
２コンタクト、４はアルミ、５は第１コンタクト、６は
第２ゲートであシ、第２コンタクト３はアルミ４で二つ
のＭＯＳトランジスタのドレイン同志を接続し、データ
読み出し線としている。また、この第１表には発明者ら
の調査により同一のパターン設計ルールを用いたときの
それぞルの素子面積を記しである。さらにそれぞｎのデ
ータの書き込み工程についても記しである。

第１表の各方式を比較したときに、素子面積に関しては
、（５）　＜　（２１＝　（３１＜　（４）　＜　（１
）の順に大きくなり、データの書き込み工程に関しては
、＋２＋　＝　（５）　＜　（３１（＋１＋　＝　（４
１の順に遅くなっていることが判明する。こｎらの各方
式にはそれぞ几長所、短所が存在することが理解できよ
う。

また、Ｖａｒｉａｂｌｅ　ｇｅｏｍｅｔｒ７　ｐａｃｋ
ｓ　２　ｂｉｔｓ　ｉｎｔ。

ｅｖｅｒｙＲＯＭ　ｃｅｌｌ　（Ｅｌｅｃｔｒｏｎｉｃ
ｓ　Ｍａｒｃｈ　２４，１９８３）の文献には、１個の
トランジスタのゲートのＷ７゜比を変えることによシ、
４通りのトランジスタのインピーダンスを実現し、１１
固のトランジスタによシ、２ビットｔ−記憶する技術が
開示さ汎ている。

（発明が解決しようとする問題点り しかしながら、この方法はゲートのＷ７．比を４通９に
変えるものであり、製造工程のゲートの裏作精度を高く
しなければならないと云う欠点があった。

また、ゲートのＷ４１比により、データを畜き込むので
、畜き込み時点が工程の早い段階になる欠点があった。

（問題点を解決するための手段） この発明の読み出し専用記憶素子は、２層の導電性多結
晶シリコンと１層のアルミを配線層に用いて列線１本と
行線１本によって選択さｎた記憶素子がゲート長または
ゲート幅のうちの少なくともいずｎか一方が異なる並列
接続された少なくとも二つのＭＯＳトランジスタで構成
し、各ＭＯＳトランジスタのドレインを列線に接続し、
各ソースをソース電源に接続し、ゲートを行線に接続し
たものである。

（作用） この発明によｎば、以上のように読み出し専用記憶素子
を構成したので、ゲート長またはゲート幅の異なる２個
のＭＯＳトランジスタのゲートへのイオンの注入の有無
により４段階のチャンネル抵抗を実現でき、２ビツトの
記憶を行うので、前記問題点を除去できるものである。

（実施例） 以下、この発明の読み出し専用記憶素子の実施例につい
て図面に基つき説明する。第１図（ａ）はその一実施例
の平面図であり、第１図（ｂ）は第１図（ａ）のＡ　−
Ａ’線の断面図である。

この第１図（ａ）、第１図（ｂ）の両図において、１０
１は＞／Ｉｏｓトランジスタのドレインであシ、Ｎ彫工
細物、拡散層で形成さｎている。１０２はソースであシ
、ドレイン１０１と同様にＮ彫工細物で形成されており
、通常接地電位となっている。

また、１０３はＰ形基板であり、接地ないしは負の電圧
が印加さルている。１０４はトランジスタのゲートとな
っている導電性多結晶シリコン（以後第１ゲートと記す
）であり、１０５は中間絶縁膜、１０６は第２ゲート酸
化膜であシ、１０７は第１ゲートとは異なる導電性多結
晶シリコン（以後第２ゲートと記す）であり、１０８は
第２ゲート酸化膜とＮ形不細物層１をつなぐスルーホー
ル部分である。１０９はアルミであり、１０はアルミ１
０９と第：ｌ”−）１０７ｔｌ一つなぐスルーホール部
分であり、１１は保護膜である。

また、１２はＲＯＭｆ″−夕を誉き込む九めに用いるイ
オン打ち込み用の窓であり、２２はフィールド酸化膜で
ある。ここで、ソース１０２、ドレイン１０１と第１　
’ｒ’　−）　１０７１’ＣＭＯＳトラ７ノスタを構成
する。

この第１図（ａ）、第１図（ｂ）のように構成さ′！″
Ｌ７辷マスクＲＯＭ素子の動作を説明する。この素子構
造を用いた半導体集積回路メモリは第１ゲート１０４が
行線に、ドレイン１０１が第２／Ｉ′″−）１０７およ
びアルミ１０９ｔｌ−通じて列線に接続された多数のメ
モリマトリックスからなυ立っている。

いま、データの薔き込みがトランジスタのチャネルへの
不純物イオンのイオン注入によって行わｎて（この注入
は窓１２を介して行われる）トランジスタのしきい値電
圧の高低（例えば数ＶとＩＶ）により読み出し時のｒＢ
、「ｏ」を検知するものとする。

第１図（ａ）、第１図（ｂ）の等価回路を第２図に示す
。

この第２図はメモリマトリックスの１セル分の等価回路
であり、Ｂは列線、Ｗは行線、Ｇは接地であり、トラン
ジスタＴ１およびトランジスタＴ２はそのゲート幅が異
なっている（たとえば、トランジスタＴｌのゲート幅２
３は３，５μ、トランジスタＴ２のゲート幅２４は２μ
）。

矢の第２表は第１図（ａ）、第１図（ｂ）の素子にデー
タを書き込んだときの状態を示している。

く第　２　表〉 すなわチ、トランジスタＴｌ、Ｔ２のゲート幅２３（以
下チャンネルと云う）にＰ彫工細物を打チ込み、トラン
ジスタＴＩ、Ｔ２のしきい値電圧ヲ關くすることにより
、あるいはトランジスタＴ２０チャンネル２４にＰ彫工
細物を打ち込み、トランジスタＴ２のしきい値電圧上部
くすることで実効的なトランジスタの幅を４段階に制御
することが可能となる。

上記第２表では、例としてトランジスタＴ１のゲート幅
を２μ、トランジスタＴ２のゲート幅を３．５μとした
。第１図（ａ）　、第１図（ｂ）の素子構造の場合、情
報をセンスするためのコンノ９レータば３個必要である
が、そのコンパレータのためのリファレンスセルのケ０
−ト幅はたとえ１４ｒｌＪ。

１’−２，７５Ｊ　、　ｒ４．５Ｊを用いることにより
、２ビツトの情報を検知することができる（前述の文献
のＰ１２３のＳｅｎｓｉｎｇの図を参照）。

次に、上述の構成をなすこの発明の読み出し専°用記憶
素子の製造工程を第３図（ａ）〜第３図Ｖ）により概述
する。まず、第３図（ａ）に示すように、Ｐ形半導体基
板１０３を用い、このＰ形半導体基板１０３を写真蝕刻
技術により選択酸化することにより、酸化膜２０１を形
成する。

次に、第３図（ｂ）に示すように、Ｐ形半導体基板１０
３の蕗出部に熱酸化により、ゲート酸化膜２０２を形成
し、さらにその上に、ＣＶＤ法を用いて導電性多結晶シ
リコン層２０３を積層する。

次に、第３図（ｃ）に示すように、導電性多結晶シリコ
ン層２０３およびゲート酸化膜２０２を写真蝕刻技術に
よυ選択除去する。

次に、第３図（ｄ）に示すように、導電性多結晶シリコ
ン層２０３をマスクとしてＮ彫工細物をイオン注入また
は固相拡散を行い、その後この部分を加熱することによ
り、Ｎ＋層２０４が形成さ几る。

次に、第３図（ｅ）に示すように、熱酸化法によジ、基
板上に熱酸化膜２０５（以下、ゲート酸化膜と云う）を
形成する。

次に、第３図（ｆ）に示すように、ゲート酸化膜２０５
を写真蝕刻技術により選択除去し、その上にＣＶＤ法に
よシ導電性多粕晶シリコン２０６を積層形成する（第１
コンタクト工程、第２ゲート工程となる）。

次に、第３図（ｇ）に示すように、導電性多結晶シリコ
ン２０６とｙ−トｙ化膜２０５を写真蝕刻技術により、
選択除去する（第２グート工程）。

次に、第３図（５）に示すように、中間絶縁膜２０７ｔ
ＣＶＤ法を用いて積層し、その後、この部分を加熱する
。

次に、第３図（ｉ）に示すように、中間絶縁膜２０７を
写真蝕刻技術によシ選択除去する（第２コンタクト工程
）。

次に、第３図（ｊ）に示すように、アルミ２０８を蒸着
法により積層して形成する。

次に、第３図面に示すように、アルミ２０８を写真蝕刻
技術により選択除去し、さらに、第３図（ｔ）に示すよ
うに、保護膜２０９をＣＶＤ法により積層する。かくし
て、第１図（ｂ）に示したような構造とすることができ
る。

以上、第１の実施例の構造、動作原理および製造方法に
ついて述べたが、この素子構造の従来素子構造に対する
利点は１ビツトあｆＣ，ｊ）の素子面積を小きくでき、
かつ比較的最終工程に近いプロセス工程でデータ書き込
みができることにある。

発明者らの調量によｎは、第５図〜第８図と同一の設計
ルールで、第１図（ａ）、第１図（ｂ）の素子を設計し
たときに１ビツトあたりの素子面積は２６μ−となる。

これは第８図の構造の素子と同程度であり、第５図〜第
７図の構造の素子より十分小さい領である。

甘だ、同一デザインルールで前記文献のセル構造と同等
であり、この発明の素子が第５図〜第７図の構造の素子
に比べて小でくなる主な理由は、第５図〜第７図の構造
のセルは１トランジスタに対し、１本のアルミ配線が必
要なため、アルミ配線ピッチが素子の行線方向の大きさ
を決めているのに対し、第１図（ａ）、第１図（ｂ）に
示す構造の素子では、２トランジスタに対し、１本のア
ルミ線でよく、アルミ配線ピッチが素子面積の制限要因
とならないためである。

第１の実施例におけるデータの書き込みは二つの工程に
おいて行うことができる。第１番目の書き込み工程（１
）は、第３図（ｂ）において、導電性多結晶シリコン２
０３ｔ−積層する前で、ゲート酸化膜２０２を形成した
後に、Ｐ彫工細物を特定のトランゾスタのチャンネルへ
イオン注入して、そのト。

ランソスタのしきい値電圧を高くするものである。

第２蕾目の書き込み工程（２）は第３図（ｄ）で辱電性
多結昌シリコン２０３を積層後ないしは第３図（ｅ）で
熱酸化膜２０５を形成後にトランゾスタのチャンネルへ
イオン注入を行うものである。

第３番目の書き込み工程（３）は第３図（ｈ）で中間絶
縁膜２０７を積層加熱後ないしは第３図（１）で第２コ
ンタクト工程の後、トランジスタのチャンネル−＼イオ
ン注入全行うものである。

書き込み工程（１）よシ（２）の方が、薔き込み工程（
２）より（３）の方が、遅い工程で書き込んでいること
になる。

特に第３番目の嘗さ込み工程（３）は、第１図（ａ）。

第１図（ｂ）の素子構造の故に可能となる書き込み工程
である。すなわち、第１ゲート１０４のトランジスタ部
と第２ケ゛−）１０７が垂直方向に重ならない構造であ
るため、第２ゲート育成後にチャンネルへのイオン注入
を行っても、実際的には中間絶縁膜１０５とゲート１０
４および第１ゲート絶縁Ｍ（＋−介してイオン注入を行
えはよく、現在技術的に実現さｎているイオン注入装置
において十分災現ｏＪ能である。

さて、沓き込み工程（３）において、データの書き込み
を行う場合、第１表の従来の素子構造の書き込み工浬と
比較した場合、方式（１）　、　（３）　、　（４１と
同程度、方式Ｌ２＋　＋　（ａ）よりかな９遅・ハエ程
で書き込みができる。

矢に、この発明の第２の実施例を第４図に示す。

この第４図の記号はすべて第１図（ａ）、第１図（ｂ）
と同じ意ｔｌｉＩｌ：’ｔもつ。第１の実施例において
は、その素子構造がトランジスタのチャネルと第２ゲー
トが重ならないようになっていたのに対し、第２の実施
例は第２ゲートの他にアルミもトランジスタのチャネル
と垂直方向で賞ならないようにしたものである。

アルミ配線を二つのトランジスタのチャ坏ルの間のフィ
ールド酸化膜の上部に配することにより、このことが可
能となる。第２の実施例での１ビツトあたりの素子面積
は発明者らの調査では２８μ−となり、第１の実施例よ
りは大さくなるものの、従来の素子に比べｎば小さい。

さらに、第４図の構造においては、第１の実施例で説明
したデータの書き込み工程に加えて、第３図（２）での
アルミを選択除去した後に、トランジスタチャネルへの
イオン注入を中間絶縁膜および第ｉｆ−ト、第１ゲート
絶縁膜のみを介して行うことができる。すなわち、従来
の誉き込み工程よりさらに後の工程で書き込みを行える
。

以上の説明は、ゲート幅の異なる２個のトランジスタに
ついてさｎている。しかし、ゲート長の異なる２個のト
ランジスタでも同様な効果が得られる。また、トランジ
スタ３個を並列に接続し、８ビツトの記憶を行うことへ
の拡張も可能である。

以上の説明からも明らかなように、この発明においては
、２層導電性多結晶シリコン配線と１層のアルミ配線を
用い、２個のトランジスタに対し・　て１本のデータ読
み出し線を設け、１本のデータ読み出し線に４つの状態
を発生させることによって、従来のマスクＲＯＭ素子に
比べてよυ高密度化でき、かつデータの書き込み工程が
最終工程により近い素子を実現できる。

この他にも、この素子構造からの多少の変更をもってマ
スクＲＯＭ素子を構成することが可能であるが、そｎは
この発明の基本的な特徴から容易に類推可能である。

また、上記文献による開示のセル構造と比較して、書き
込みの有無をイオン注入の有無によって行うことができ
る。したがって、文献開示のセルのようにｒ−トのＷ７
．比の精度に依存する度合が少ないので、製造バラツキ
の許容幅を大きくとることができる。

このことは、より小さなデザインルールの採用を可能と
し、結局間等のセルサイズで、かつ、書き込み時期を最
終工程により近ずけることが可能となる。

（発明の効果） 以上詳細に説明したように、この発明によルば、ゲート
長またはゲート幅の少なくともいすｎか一方が異なる少
なくとも二つのＭＯＳトランジスタを並列に接続し、こ
の複数のＭ　ＯＳ　）ランソスタの各ドレインを列線に
接続し、各ソースにソース電源電圧を印加し、ゲートを
行線に接続し、１本の列線に四つの状態を発生させるこ
とかでさ、高密度化でき、かつデータの書き込み工程が
最終工程により近い素子を実現できるとともに、製造の
バラツキの許容幅を大きくとることができる。

これにともない、より小さなデザインルールの採用を可
能とし、同等のセルサイズでかつ書き込み時期を最終工
程により近づけることができる。

【図面の簡単な説明】

第１図（ａ）はこの発明の読み出し専用記憶素子の一実
施例の平面図、第１図伽）は第１図（ａ）のＡ−Ａ’線
の断面図、第２図は同上読み出し専用記憶素子の１セル
の等価回路図、第３図（ａ）〜第３図（４は同上読み出
し専用記憶素子の製造方法を説明するための工程説明図
、第４図はこの発明の瓶み出し専用記憶素子の他の実施
例の平面図、第５図ないし第８図はそｎぞｔｚ従従来マ
スクＲＯＭ素子の平面図である。 １０・・・スルーホール部分、２３．２４・・・チャン
ネル、１０２・・・ソース、１０３・・・Ｐ型基敬、１
０４・・・ｙ−）、１０５・・・中間絶縁膜、１０６・
・・第２ゲート絶縁膜、１０７・・・第２ゲート、１０
８・・・スルーホール部分、１０９・・・アルミ。 第３図 第５図 第７図　　　　　　　第８図

Claims (6)

【特許請求の範囲】
1. （１）ゲート長またはゲート幅の異なる少なくとも二つ
   のＭＯＳ形トランジスタを並列に接続し、この複数のト
   ランジスタの電流駆動能力を変化させることにより、固
   定されたゲート電圧で３種類以上のソース・ドレイン間
   インピーダンスを得られる読み出し専用メモリセルを少
   なくとも１個以上含むことを特徴とする読み出し専用記
   憶素子。
2. （２）前記読み出し専用メモリセルにおいて前記複数の
   トランジスタの電流駆動能力が前記複数のトランジスタ
   の閾値電圧の少なくとも二つのとり得る状態のうちの一
   つを各々独立に選ぶことにより変化し、少なくとも３種
   類以上のソース・ドレイン間インピーダンスが得られる
   ことを特徴とする特許請求の範囲第１項記載の読み出し
   専用記憶素子。
3. （３）複数のトランジスタのドレインに第２の導体が電
   気的に接続され、この第２の導体がメモリセルマトリク
   スの列線に電気的に接続されていることを特徴とする特
   許請求の範囲第１項記載の読み出し専用記憶素子。
4. （４）第１、第２の導体が多結晶導電性シリコンであり
   、列線がアルミであることを特徴とする特許請求の範囲
   第３項記載の読み出し専用記憶素子。
5. （５）読み出し専用メモリセルにおいて、前記第１の導
   体と第２の導体が半導体基板に対して垂直方向で重なら
   ないことを特徴とする特許請求の範囲第３項記載の読み
   出し専用記憶素子。
6. （６）読み出し専用メモリセルにおいて、前記複数のト
   ランジスタのチャネルが列線と半導体基板に対して垂直
   方向で重ならないことを特徴とする特許請求の範囲第３
   項記載の読み出し専用記憶素子。