JPS6167274A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6167274A JPS6167274A JP59188115A JP18811584A JPS6167274A JP S6167274 A JPS6167274 A JP S6167274A JP 59188115 A JP59188115 A JP 59188115A JP 18811584 A JP18811584 A JP 18811584A JP S6167274 A JPS6167274 A JP S6167274A
- Authority
- JP
- Japan
- Prior art keywords
- film
- gallium arsenide
- metal
- insulating film
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は超高周波増幅回路などに用いられる半導体装置
の製造方法に関するもので、ある。
の製造方法に関するもので、ある。
（従来列の構成とその問題点）
近年超高局波を用いた通信電送が盛んに行なわれ、家庭
のテレビジョンもＵＨＦやＳＨＦの電波を受信するよう
になってきた。それに伴い微弱な超周波の電波を低雑音
で増幅する素子として砒化ガリウムショットキーダート
電界効果トランジスタ（以下ＧａＡｓ ＭＥＳＦＥＴと
略す）が多く使われるようになってきた。第１図は従来
のＧａＡｓ ＭＥＳＦＥＴの製造工程を示すものである
。同図において１は比抵抗の高い半絶縁性砒化ガリウム
基板、２は半絶縁性砒化ガリウム基板１上に設けたｎ型
砒化ガリウム層、３はｎ型砒化ガリウム層２とオーミッ
ク接触となる金属、４はｎ型砒化ガリウム層２とショッ
トキー接触となる金属、５は金属３および金属４を形成
するために用いられるフォトレノストである。
のテレビジョンもＵＨＦやＳＨＦの電波を受信するよう
になってきた。それに伴い微弱な超周波の電波を低雑音
で増幅する素子として砒化ガリウムショットキーダート
電界効果トランジスタ（以下ＧａＡｓ ＭＥＳＦＥＴと
略す）が多く使われるようになってきた。第１図は従来
のＧａＡｓ ＭＥＳＦＥＴの製造工程を示すものである
。同図において１は比抵抗の高い半絶縁性砒化ガリウム
基板、２は半絶縁性砒化ガリウム基板１上に設けたｎ型
砒化ガリウム層、３はｎ型砒化ガリウム層２とオーミッ
ク接触となる金属、４はｎ型砒化ガリウム層２とショッ
トキー接触となる金属、５は金属３および金属４を形成
するために用いられるフォトレノストである。
以上のように構成されたＧａＡｓ ＭＥＳＦＥＴの製造
工程について説明する。
工程について説明する。
まず半絶縁性砒化ガリウム基板１上にエビタキ／ヤル成
長させたｎ型砒化ガリウム層２に７オトレノスト膜５を
塗布し、第１図（ａ）に示すようにソース・ト°レイン
電極となる領域を／’Ｐターニングする。つぎに第１図
（ｂ）に示すように砒化ガリウム層２とオーミック接触
となる金属３を基板１全面に真空蒸着し、レジスト剥離
液中に浸漬すれば、フォトレノストは溶解しフォトレジ
スト膜の金属３も同時に除去され、第１図（ｃ）に示す
ように７オトレノストのない部分だけ金属３が残る。つ
ぎに再びフォトレノストを塗布し、第１図（ｄ）に示す
ように金属３にはさまれた部分にフォトレノストを開孔
する。同じようにｎ型砒化ガリウム層２とショットキー
接触となる金属４を基板全面に蒸着しく第１図（ｅ））
レノスト剥離液中に浸漬すれば、第１図（ｆ）に示すよ
うに金属６が２つの金属３の間に形成される。これによ
って２つの金属３をソース電極およびドレイン電極、金
属６をケ゛−ト電極とするＧａＡａ ＭＥＳＦＥＴが完
成する。
長させたｎ型砒化ガリウム層２に７オトレノスト膜５を
塗布し、第１図（ａ）に示すようにソース・ト°レイン
電極となる領域を／’Ｐターニングする。つぎに第１図
（ｂ）に示すように砒化ガリウム層２とオーミック接触
となる金属３を基板１全面に真空蒸着し、レジスト剥離
液中に浸漬すれば、フォトレノストは溶解しフォトレジ
スト膜の金属３も同時に除去され、第１図（ｃ）に示す
ように７オトレノストのない部分だけ金属３が残る。つ
ぎに再びフォトレノストを塗布し、第１図（ｄ）に示す
ように金属３にはさまれた部分にフォトレノストを開孔
する。同じようにｎ型砒化ガリウム層２とショットキー
接触となる金属４を基板全面に蒸着しく第１図（ｅ））
レノスト剥離液中に浸漬すれば、第１図（ｆ）に示すよ
うに金属６が２つの金属３の間に形成される。これによ
って２つの金属３をソース電極およびドレイン電極、金
属６をケ゛−ト電極とするＧａＡａ ＭＥＳＦＥＴが完
成する。
このＧａＡｓ ＭＥＳＦＥＴの性能はダート電極６の形
状に大きく依存し、素子の低雑音化やスイッチング時間
の短縮にはダート容量を減らすためケ゛−ト長を短縮し
ながらダート抵抗を上げないようにするためダート金属
の厚さを厚くする必要がある。
状に大きく依存し、素子の低雑音化やスイッチング時間
の短縮にはダート容量を減らすためケ゛−ト長を短縮し
ながらダート抵抗を上げないようにするためダート金属
の厚さを厚くする必要がある。
しかし、上記のような従来の製造方法では光露光法の場
合ケ゛−ト長は１ミクロンが限界であシ、１ミクロン以
下のｒ−）長をうるには電子ビーム露光法など特殊な手
段を必要とする。またｙ−ト金属の高さはレジスト以上
高くすることはできず、たとえダート長を短縮してもダ
ート抵抗が増大し、必ずしもよい結果は得られていなか
った。したがって簡単な方法で１ミクロン以下のダート
長でかつダート抵抗の低いダート電極形成法の開発が望
まれていた。
合ケ゛−ト長は１ミクロンが限界であシ、１ミクロン以
下のｒ−）長をうるには電子ビーム露光法など特殊な手
段を必要とする。またｙ−ト金属の高さはレジスト以上
高くすることはできず、たとえダート長を短縮してもダ
ート抵抗が増大し、必ずしもよい結果は得られていなか
った。したがって簡単な方法で１ミクロン以下のダート
長でかつダート抵抗の低いダート電極形成法の開発が望
まれていた。
（発明の目的）
本発明の目的は、従来の欠点を解消し、通常の光露光法
を用いて１ミクロン以下のｒ−ト長が容易に達成され、
かつダート抵抗を低くおさえることのできる半導体装置
の製造方法を提供することである。
を用いて１ミクロン以下のｒ−ト長が容易に達成され、
かつダート抵抗を低くおさえることのできる半導体装置
の製造方法を提供することである。
（発明の構成）
本発明の半導体装置の製造方法は、半導体基板の表面に
第１の絶縁膜を付着させる工程と、この第１の絶縁膜の
一部を薄膜で覆い、この薄膜で覆われていない第１の絶
縁膜を除去する工程と、前記半導体基板の上に第２の絶
縁膜を付着させる工程と、前記薄膜および薄膜上の第２
の絶縁膜を除去する工程と、前記第１の絶縁膜と第２の
絶縁膜の境界に金属を付着させる工程とを備えたもので
ある。
第１の絶縁膜を付着させる工程と、この第１の絶縁膜の
一部を薄膜で覆い、この薄膜で覆われていない第１の絶
縁膜を除去する工程と、前記半導体基板の上に第２の絶
縁膜を付着させる工程と、前記薄膜および薄膜上の第２
の絶縁膜を除去する工程と、前記第１の絶縁膜と第２の
絶縁膜の境界に金属を付着させる工程とを備えたもので
ある。
（実施ダｊの説明）
本発明の一実施例を第２図に基づいて説明する。
第２図は本発明による半導体装置の製造方法を示すもの
で、１は半絶縁性砒化ガリウム基板、２はｎ型砒化ガリ
ウム層、３はｎ型砒化ガリウム層２とオーミック接触と
なる金属、４はｎ型砒化ガリウム層２と７ヨソトキー接
触となる金属、５はフォトレノスト膜で、以上は第１図
の構成と同じで６る。７は第１の絶縁膜としての二酸化
シリコン膜、８は第２の絶縁膜としての一酸化シリコン
膜である。
で、１は半絶縁性砒化ガリウム基板、２はｎ型砒化ガリ
ウム層、３はｎ型砒化ガリウム層２とオーミック接触と
なる金属、４はｎ型砒化ガリウム層２と７ヨソトキー接
触となる金属、５はフォトレノスト膜で、以上は第１図
の構成と同じで６る。７は第１の絶縁膜としての二酸化
シリコン膜、８は第２の絶縁膜としての一酸化シリコン
膜である。
以上のように構成されたＧａＡｓ ＭＥＳＦＥＴの製造
工程を説明する。比抵抗１Ｏ７０口の半絶縁性砒化ガリ
ウム基板１上に不純物濃度２ Ｘ １０” ＣＷＩ−３
、厚さ０．３μｍのｎ型砒化ガリウム層２をエピタキシ
ャル成長させ、第２図（ａ）に示すように電極である金
ケ゛ルマニウム合金３を形成するまでは第１図に示した
従来列と同じである つぎにシランの熱分解によって厚
さ０．６μｍの二酸化シリコン膜７を気相成長させ第２
図（ｂ）に示すようにフォトレジスト膜５を・ぐターニ
ングする。その後弗酸緩衝液で二酸化シリコン膜７を除
去すると横方向エツチング効果によシ第２図（ｃ）に示
すように二酸化シリコン膜の端部はわずかに７オトレジ
スト膜５の端部よシ内側となる。つぎに、第２図（ｄ）
に示すように基板表面全面に一酸化シリコン膜８を真空
蒸着法で付着させる。この基板をレジスト剥離液に浸漬
すれば、フォトレジスト膜５が溶解するとともにフォト
レジスト膜５上の一酸化シリコン膜８も同時に除去され
る。このとき二酸化シリコン膜７と−酸化シ１１コン膜
８の境界部分には二酸化シリコン膜７を除去したとき二
酸化シリコン膜７の端部がフォトレノストの内側に入り
込んだ分だけの間隙を生じ、この間隙は二酸化シリコン
膜の厚さ程度の微小なものである。つぎに、酒石酸／過
酸化水素水系の液中で砒化ガリウム層表面を清浄化した
のちアルミニウムを全面に真空蒸着し、フォトレジスト
でパターニングして二酸化シリコン膜７と一酸化シリコ
ン膜８の境界部分だけアルミニウムを残し、第２図（ｅ
）に示すようなｙ−上電極６を形成する。
工程を説明する。比抵抗１Ｏ７０口の半絶縁性砒化ガリ
ウム基板１上に不純物濃度２ Ｘ １０” ＣＷＩ−３
、厚さ０．３μｍのｎ型砒化ガリウム層２をエピタキシ
ャル成長させ、第２図（ａ）に示すように電極である金
ケ゛ルマニウム合金３を形成するまでは第１図に示した
従来列と同じである つぎにシランの熱分解によって厚
さ０．６μｍの二酸化シリコン膜７を気相成長させ第２
図（ｂ）に示すようにフォトレジスト膜５を・ぐターニ
ングする。その後弗酸緩衝液で二酸化シリコン膜７を除
去すると横方向エツチング効果によシ第２図（ｃ）に示
すように二酸化シリコン膜の端部はわずかに７オトレジ
スト膜５の端部よシ内側となる。つぎに、第２図（ｄ）
に示すように基板表面全面に一酸化シリコン膜８を真空
蒸着法で付着させる。この基板をレジスト剥離液に浸漬
すれば、フォトレジスト膜５が溶解するとともにフォト
レジスト膜５上の一酸化シリコン膜８も同時に除去され
る。このとき二酸化シリコン膜７と−酸化シ１１コン膜
８の境界部分には二酸化シリコン膜７を除去したとき二
酸化シリコン膜７の端部がフォトレノストの内側に入り
込んだ分だけの間隙を生じ、この間隙は二酸化シリコン
膜の厚さ程度の微小なものである。つぎに、酒石酸／過
酸化水素水系の液中で砒化ガリウム層表面を清浄化した
のちアルミニウムを全面に真空蒸着し、フォトレジスト
でパターニングして二酸化シリコン膜７と一酸化シリコ
ン膜８の境界部分だけアルミニウムを残し、第２図（ｅ
）に示すようなｙ−上電極６を形成する。
最後に第２図（ｆ）に示すように金デルマニウム合金３
上の二酸化シリコン膜７および一酸化シリコン膜８に窓
あけを行ないそれぞれソース電極、ドレイン電極として
取り出せるようにＧａＡｓ ＭＥＳＦＥＴを完成する。
上の二酸化シリコン膜７および一酸化シリコン膜８に窓
あけを行ないそれぞれソース電極、ドレイン電極として
取り出せるようにＧａＡｓ ＭＥＳＦＥＴを完成する。
光露光法でケ゛−ト電極を形成した従来のＧａＡａＭＥ
ＳＦＥＴと本発明の一実施例のＧａＡｓ ＭＥＳＦＥＴ
の特性の比較を表に示す。表に示すように本実施列によ
れば第１の絶縁膜の横方向エツチング効果を利用して微
小な絶縁膜間の間隙を形成し、ここにゲート金属を埋め
こむことによシ同じ光露光法を用いながらｒ−ト長で１
／３、ケ９−ト・ソース間容量で１／２、しかもｒ−）
抵抗はほとんど変らない高鴫波に適した電界効果トラン
ジスタを得ることができる。
ＳＦＥＴと本発明の一実施例のＧａＡｓ ＭＥＳＦＥＴ
の特性の比較を表に示す。表に示すように本実施列によ
れば第１の絶縁膜の横方向エツチング効果を利用して微
小な絶縁膜間の間隙を形成し、ここにゲート金属を埋め
こむことによシ同じ光露光法を用いながらｒ−ト長で１
／３、ケ９−ト・ソース間容量で１／２、しかもｒ−）
抵抗はほとんど変らない高鴫波に適した電界効果トラン
ジスタを得ることができる。
表
（発明の効果）
本発明によれば、半導体基板上の絶縁膜の一部を７オト
レジストなどの薄膜で覆い、覆われていない絶縁物を除
去し、他の絶縁物を付着させて薄膜および薄膜上の絶縁
物を除去し、絶縁物間の間隙に金属を付着させることに
よシ、ケ°−ト抵抗を増加させないでｆ−）長が短かく
ダート容量の小さい電界効果トランジスタを製作するこ
とができ、その実用的効果は犬である。
レジストなどの薄膜で覆い、覆われていない絶縁物を除
去し、他の絶縁物を付着させて薄膜および薄膜上の絶縁
物を除去し、絶縁物間の間隙に金属を付着させることに
よシ、ケ°−ト抵抗を増加させないでｆ−）長が短かく
ダート容量の小さい電界効果トランジスタを製作するこ
とができ、その実用的効果は犬である。
第１図は従来のＧａＡｓ ＭＥＳＦＥＴの製造工程を示
す断面図、第２図は本発明の一実施例におけるＧａＡｓ
ＭＥＳＦＥＴの製造工程を示す断面図である。 ｌ・・・半絶縁性砒化ガリウム基板、２・・・ｎ型砒化
ガリウム層、３・・・ｎ型砒化ガリウム層とオーミック
接触となる金属、４・・・ｎ型砒化ガリウム層とショッ
トキー接触となる金属、５・・・フォトレジスト膜、６
・・・ケ°−ト電極、７・・・二酸化シリコン膜、８・
・・−酸化ンリコン膜。 第１図 １ａ） λ１ （Ｃ） 一一−−−一−−−一一−−一−−一二き１第１図 （ｆ） 第２図 （ａ） 一１ （Ｃ） 一一一一一一一一一一一一一一一二−Ｉ（ｅ） （ｆ） 〜１
す断面図、第２図は本発明の一実施例におけるＧａＡｓ
ＭＥＳＦＥＴの製造工程を示す断面図である。 ｌ・・・半絶縁性砒化ガリウム基板、２・・・ｎ型砒化
ガリウム層、３・・・ｎ型砒化ガリウム層とオーミック
接触となる金属、４・・・ｎ型砒化ガリウム層とショッ
トキー接触となる金属、５・・・フォトレジスト膜、６
・・・ケ°−ト電極、７・・・二酸化シリコン膜、８・
・・−酸化ンリコン膜。 第１図 １ａ） λ１ （Ｃ） 一一−−−一−−−一一−−一−−一二き１第１図 （ｆ） 第２図 （ａ） 一１ （Ｃ） 一一一一一一一一一一一一一一一二−Ｉ（ｅ） （ｆ） 〜１
Claims (2)
- （１）半導体基板の表面に第１の絶縁膜を付着させる工
程と、前記第１の絶縁膜の一部を薄膜で覆い、該薄膜で
覆われていない第１の絶縁膜を除去する工程と、前記半
導体基板の上に第２の絶縁膜を付着させる工程と、前記
薄膜および薄膜上の、前記第２の絶縁膜を除去する工程
と、前記第１の絶縁膜と第２の絶縁膜の境界に金属を付
着させる工程とを備えたことを特徴とする半導体装置の
製造方法。 - （２）薄膜がフォトレジスト、第２の絶縁膜が一酸化シ
リコン膜であることを特徴とする特許請求の範囲第（１
）項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59188115A JPS6167274A (ja) | 1984-09-10 | 1984-09-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59188115A JPS6167274A (ja) | 1984-09-10 | 1984-09-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6167274A true JPS6167274A (ja) | 1986-04-07 |
Family
ID=16217965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59188115A Pending JPS6167274A (ja) | 1984-09-10 | 1984-09-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6167274A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4824800A (en) * | 1987-05-08 | 1989-04-25 | Mitsubishi Denki Kabushiki Kaisha | Method of fabricating semiconductor devices |
| US5252843A (en) * | 1989-09-01 | 1993-10-12 | Fujitsu Limited | Semiconductor device having overlapping conductor layers |
-
1984
- 1984-09-10 JP JP59188115A patent/JPS6167274A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4824800A (en) * | 1987-05-08 | 1989-04-25 | Mitsubishi Denki Kabushiki Kaisha | Method of fabricating semiconductor devices |
| US5252843A (en) * | 1989-09-01 | 1993-10-12 | Fujitsu Limited | Semiconductor device having overlapping conductor layers |
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