JPH01244668A - 電界効果トランジスタおよびその製造方法 - Google Patents
電界効果トランジスタおよびその製造方法Info
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- JPH01244668A JPH01244668A JP7236288A JP7236288A JPH01244668A JP H01244668 A JPH01244668 A JP H01244668A JP 7236288 A JP7236288 A JP 7236288A JP 7236288 A JP7236288 A JP 7236288A JP H01244668 A JPH01244668 A JP H01244668A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、電界効果トランジスタ、特にゲートとソー
ス間およびゲートとドレイン間の直列寄生抵抗成分を低
減したショットキ障壁接合ゲート形の電界効果トランジ
スタおよびその製造方法に関するものである。
ス間およびゲートとドレイン間の直列寄生抵抗成分を低
減したショットキ障壁接合ゲート形の電界効果トランジ
スタおよびその製造方法に関するものである。
〔従来の技術）
半導体材料としてガリウム砒素（ＧａＡｓ）？用い、ゲ
ート電極として整流性のショットキ障壁接合ゲートを用
いたＧａＡｓショットキ障壁接合ゲート形の電界効果ト
ランジスタ（以下ＧａＡｓＭＥＳＦＥＴと称す）は、ｓ
ｉバイポーラトランジスタに比べて数倍もの高速動作が
可能であり、今後の超高速ディジタルＩＣ用として研究
開発されている。しかしながら、ＧａＡｓＭＥＳＦＥＴ
の場合には、通常数百〜数千人の薄いｎ型ＧａＡｓ結晶
層を動作層として用いるため、ゲート電極とソース電極
間、ゲート電極とドレイン電極間の直列寄生抵抗成分が
大きくなり、本来の高速性能が発揮できないことがある
。
ート電極として整流性のショットキ障壁接合ゲートを用
いたＧａＡｓショットキ障壁接合ゲート形の電界効果ト
ランジスタ（以下ＧａＡｓＭＥＳＦＥＴと称す）は、ｓ
ｉバイポーラトランジスタに比べて数倍もの高速動作が
可能であり、今後の超高速ディジタルＩＣ用として研究
開発されている。しかしながら、ＧａＡｓＭＥＳＦＥＴ
の場合には、通常数百〜数千人の薄いｎ型ＧａＡｓ結晶
層を動作層として用いるため、ゲート電極とソース電極
間、ゲート電極とドレイン電極間の直列寄生抵抗成分が
大きくなり、本来の高速性能が発揮できないことがある
。
第３図（ａ）、（ｂ）はこの問題を避けるために提案さ
れた従来のＧａＡｓＭＥＳＦＥＴを説明するための断面
図である。
れた従来のＧａＡｓＭＥＳＦＥＴを説明するための断面
図である。
これらの図において、１１は半絶縁性ＧａＡｓ基板、１
２はｎ型ＧａＡｓ結晶層、１３は例えばアルミニウム（
Ａｎ）よりなるゲート電極、１４ａはソース電極、１４
ｂはドレイン電極、１５は５ｉｎ２等からなる絶縁膜で
、ゲート電極１３とソース電極１４およびドレイン電極
１４ｂを分離するためのものである。
２はｎ型ＧａＡｓ結晶層、１３は例えばアルミニウム（
Ａｎ）よりなるゲート電極、１４ａはソース電極、１４
ｂはドレイン電極、１５は５ｉｎ２等からなる絶縁膜で
、ゲート電極１３とソース電極１４およびドレイン電極
１４ｂを分離するためのものである。
すなわち、このＧａＡｓＭＥＳＦＥＴでは、ゲート電極
１３とソース電極１４ａ間、ゲート電極１３とドレイン
電極１４ｂ間の距離を、例えば０．４μｍ以下に短くし
て直列寄生抵抗成分を小さくしている。しかし、このよ
うな高精度な位置合せを行うことは容易ではないため、
第３図（ｂ）に示すように、例えば特開昭５９−１９５
８７４号公報に記載された自己整合法によりゲート電極
１３．ソース電極１４ａおよびドレイン電極１４ｂの位
置決めを行っている。
１３とソース電極１４ａ間、ゲート電極１３とドレイン
電極１４ｂ間の距離を、例えば０．４μｍ以下に短くし
て直列寄生抵抗成分を小さくしている。しかし、このよ
うな高精度な位置合せを行うことは容易ではないため、
第３図（ｂ）に示すように、例えば特開昭５９−１９５
８７４号公報に記載された自己整合法によりゲート電極
１３．ソース電極１４ａおよびドレイン電極１４ｂの位
置決めを行っている。
以下、その製造方法を第４図（ａ）、（ｂ）により説明
する。
する。
まず、半絶縁性ＧａＡｓ基板１１上にｎ型ＧａＡｓ結晶
層１２．ゲート電極１３を順次形成し、さらに、その上
面の全面に絶縁膜１５を形成した後ＣＦ４”ガス等を用
いて絶縁膜１５のエツチングを行って（第４図（ａ））
、ゲート電極１３の側壁部のみに絶縁膜１５が残るよう
にする（第４図（ｂ））。そして、この後、ソース電極
１３ａおよびドレイン電極１４ｂを形成すれば素子が完
成し、ゲート電極１３とソース電極１４ａおよびドレイ
ン電極１４ｂが絶縁膜１５により正確に分離されたこと
になる。
層１２．ゲート電極１３を順次形成し、さらに、その上
面の全面に絶縁膜１５を形成した後ＣＦ４”ガス等を用
いて絶縁膜１５のエツチングを行って（第４図（ａ））
、ゲート電極１３の側壁部のみに絶縁膜１５が残るよう
にする（第４図（ｂ））。そして、この後、ソース電極
１３ａおよびドレイン電極１４ｂを形成すれば素子が完
成し、ゲート電極１３とソース電極１４ａおよびドレイ
ン電極１４ｂが絶縁膜１５により正確に分離されたこと
になる。
上記のような従来のＧａＡｓＭＥＳＦＥＴは、その製造
工程において絶縁膜１５をゲート電極１３の側壁部のみ
に残して他の部分を除去するために、異方性エツチング
を行うＣＦ４４″ガス等を正確に垂直方向から加える必
要があるが、これを実現するためにはガスおよび装置の
点から容易でなく、このため、ゲート電極１３の側壁部
の絶縁膜１５の厚さを０．３μｍ以下にすることが困難
であった。
工程において絶縁膜１５をゲート電極１３の側壁部のみ
に残して他の部分を除去するために、異方性エツチング
を行うＣＦ４４″ガス等を正確に垂直方向から加える必
要があるが、これを実現するためにはガスおよび装置の
点から容易でなく、このため、ゲート電極１３の側壁部
の絶縁膜１５の厚さを０．３μｍ以下にすることが困難
であった。
また、エツチング時に、後にソース電極１４ａおよびド
レイン電極１４ｂが形成されるべきｎ型ＧａＡｓ結晶１
２の表面にダメージが生じ、ソース電極１４ａおよびド
レイン電極１４ｂのオーミック性接触を安定にとること
が困難になるという問題点があった。
レイン電極１４ｂが形成されるべきｎ型ＧａＡｓ結晶１
２の表面にダメージが生じ、ソース電極１４ａおよびド
レイン電極１４ｂのオーミック性接触を安定にとること
が困難になるという問題点があった。
この発明は、かかる問題点を解決するためになされたも
ので、オーミック性接触を損なうことなく、ゲート電極
とソース電極間およびドレイン電極間を短くして、直列
寄生抵抗成分を小さくできる電界効果トランジスタおよ
びその製造方法を得ることを目的とする。
ので、オーミック性接触を損なうことなく、ゲート電極
とソース電極間およびドレイン電極間を短くして、直列
寄生抵抗成分を小さくできる電界効果トランジスタおよ
びその製造方法を得ることを目的とする。
この発明に係る電界効果トランジスタは、ゲート電極と
ソース電極間およびドレイン電極間に金属酸化物を備え
たものである。
ソース電極間およびドレイン電極間に金属酸化物を備え
たものである。
また、この発明に係る電界効果トランジスタの製造方法
は、動作層となる半導体結晶層上に、この半導体結晶層
とショットキ接触するゲート金属または絶縁膜を介して
ゲート金属を形成する工程と、このゲート金属の少なく
とも側壁部を酸化させる工程と、半導体結晶層上および
ゲート金属上に半導体結晶層とオーミック接触するソー
スおよびドレイン金属を形成する工程と、ゲート金属上
に形成されたソースおよびドレイン金属を除去してゲー
ト金属またはこのゲート金属上の金属酸化物を露出させ
る工程とを含むものである。
は、動作層となる半導体結晶層上に、この半導体結晶層
とショットキ接触するゲート金属または絶縁膜を介して
ゲート金属を形成する工程と、このゲート金属の少なく
とも側壁部を酸化させる工程と、半導体結晶層上および
ゲート金属上に半導体結晶層とオーミック接触するソー
スおよびドレイン金属を形成する工程と、ゲート金属上
に形成されたソースおよびドレイン金属を除去してゲー
ト金属またはこのゲート金属上の金属酸化物を露出させ
る工程とを含むものである。
この発明の電界効果トランジスタにおいては、金属酸化
物がゲート電極とソース電極間およびドレイン電極間を
絶縁する絶縁膜として機能する。
物がゲート電極とソース電極間およびドレイン電極間を
絶縁する絶縁膜として機能する。
また、この発明の電界効果トランジスタの製造方法にお
いては、ゲート金属に対して、例えば化学化成処理を行
えば、ゲート金属の表面に絶縁膜となる酸化膜が形成さ
れる。この後、半導体結晶層およびゲート金属上に形成
されるソースおよびドレイン金属は、酸化されていない
ゲート金属（ゲート電極）と、この酸化膜により絶縁（
分Ｎ）されており、ゲート金属上の不要なソースおよび
ドレイン金属を除去すればゲート電極とソースおよびド
レイン電極が形成されたことになる。
いては、ゲート金属に対して、例えば化学化成処理を行
えば、ゲート金属の表面に絶縁膜となる酸化膜が形成さ
れる。この後、半導体結晶層およびゲート金属上に形成
されるソースおよびドレイン金属は、酸化されていない
ゲート金属（ゲート電極）と、この酸化膜により絶縁（
分Ｎ）されており、ゲート金属上の不要なソースおよび
ドレイン金属を除去すればゲート電極とソースおよびド
レイン電極が形成されたことになる。
以下、この発明の実施例について説明する。
第１図（ａ）〜（ｅ）はこの発明の電界効果トランジス
タの製造方法の一実施例の工程を説明するための断面図
である。
タの製造方法の一実施例の工程を説明するための断面図
である。
これらの図において、１は半絶縁性ＧａＡｓ基板、２は
、例えばキャリア濃度１．４Ｘ１０”ａｍ−３，厚み１
０００人の動作層としてのｎ型ＧａＡｓ層、３はアルミ
ニウム（ＡｊＺ）よりなるゲート金属、３ａは厚み０．
５μｍのＡＪＺよりなるゲート電極（ゲート長は例えば
０．６μｍ）、３ｂはＡＪ２２０３よりなる金属酸化膜
、４はＡｕＧｅよりなるオーム性のソースおよびドレイ
ン金属、４ａはソース電極、４ｂはドレイン電極、５は
ホトレジストである。
、例えばキャリア濃度１．４Ｘ１０”ａｍ−３，厚み１
０００人の動作層としてのｎ型ＧａＡｓ層、３はアルミ
ニウム（ＡｊＺ）よりなるゲート金属、３ａは厚み０．
５μｍのＡＪＺよりなるゲート電極（ゲート長は例えば
０．６μｍ）、３ｂはＡＪ２２０３よりなる金属酸化膜
、４はＡｕＧｅよりなるオーム性のソースおよびドレイ
ン金属、４ａはソース電極、４ｂはドレイン電極、５は
ホトレジストである。
次に、製造工程について説明する。
まず、半絶縁性ＧａＡｓ基板１に、例えばＳｉ＋イオン
を５０ＫｅＶで２Ｘ１０”ｃｍ−’の密度で注入するこ
とによりｎ型ＧａＡｓ層２を形成し、次いで、ゲート金
属３を、例えばリフトオフ法により形成する（第１図（
ａ））。次に、全面に化学化成処理を施す。例えばＡｊ
２ゲートの場合、これを純水中で約３０分煮沸すればよ
く、Ａ℃の表面はＨ２Ｏと反応してＡｆＬ２０３−ｎＨ
２Ｏとなり、ゲート電極３ａの表面に金属酸化膜３ｂが
形成される。ここでは、上面で約０．１μｍ、側面で約
０．２μｍの厚さとなっている（第１図（ｂ））。次に
、このゲート電極３ａを含む金属酸化膜３ｂを覆うよう
に所望の領域にオーミックメタル、例えばＡｕＧｅより
なるオーム性のソースおよびドレイン金属４をｔ ｏｏ
ｏ入蒸着する（第１図（Ｃ））。次に、全面にホトレジ
スト５を回転塗布するが、このとき、金属酸化膜３ｂ上
のような突起した部分の表面におけるホトレジストの厚
みは、他の領域に比べて薄くなる性質がある（第１図（
ｄ））。次に、全面を、例えばイオンミリングによりエ
ツチングすれば、まず、ホトレジスト５の薄い部分が無
くなってソースおよびドレイン電極４が露出され、次い
で、この露出された部分がエツチングされてソース電極
４ａとドレイン電極４ｂが形成される（第１図（ｅ））
。そして、不要となフたホトレジストを除去すると第２
図に示す構造のＧａＡｓＭＥＳＦＥＴが得られる。なお
、ゲート電極３ａとのコンタクトは、一般にＦＥＴの外
で行われるため、この図では上部の金属酸化膜３ｂが残
されている。
を５０ＫｅＶで２Ｘ１０”ｃｍ−’の密度で注入するこ
とによりｎ型ＧａＡｓ層２を形成し、次いで、ゲート金
属３を、例えばリフトオフ法により形成する（第１図（
ａ））。次に、全面に化学化成処理を施す。例えばＡｊ
２ゲートの場合、これを純水中で約３０分煮沸すればよ
く、Ａ℃の表面はＨ２Ｏと反応してＡｆＬ２０３−ｎＨ
２Ｏとなり、ゲート電極３ａの表面に金属酸化膜３ｂが
形成される。ここでは、上面で約０．１μｍ、側面で約
０．２μｍの厚さとなっている（第１図（ｂ））。次に
、このゲート電極３ａを含む金属酸化膜３ｂを覆うよう
に所望の領域にオーミックメタル、例えばＡｕＧｅより
なるオーム性のソースおよびドレイン金属４をｔ ｏｏ
ｏ入蒸着する（第１図（Ｃ））。次に、全面にホトレジ
スト５を回転塗布するが、このとき、金属酸化膜３ｂ上
のような突起した部分の表面におけるホトレジストの厚
みは、他の領域に比べて薄くなる性質がある（第１図（
ｄ））。次に、全面を、例えばイオンミリングによりエ
ツチングすれば、まず、ホトレジスト５の薄い部分が無
くなってソースおよびドレイン電極４が露出され、次い
で、この露出された部分がエツチングされてソース電極
４ａとドレイン電極４ｂが形成される（第１図（ｅ））
。そして、不要となフたホトレジストを除去すると第２
図に示す構造のＧａＡｓＭＥＳＦＥＴが得られる。なお
、ゲート電極３ａとのコンタクトは、一般にＦＥＴの外
で行われるため、この図では上部の金属酸化膜３ｂが残
されている。
すなわち、このようにして得られたＧａＡｓＭＥＳＦＥ
Ｔにおけるゲート電極３ａとソース電極４ａ問およびド
レイン電極４ｂ間の距離ｔ、にはゲート電極３ａの側壁
部に形成された金属酸化膜３ｂの厚さで決定されている
ため、その制御が容易であり、直列寄生抵抗成分をきわ
めて小さくすることが可能になっている。また、ゲート
電極３ａとソース電極４８問およびドレイン電極４ｂ間
の短絡も金属酸化１］１ｉ３ｂによって防止されている
。
Ｔにおけるゲート電極３ａとソース電極４ａ問およびド
レイン電極４ｂ間の距離ｔ、にはゲート電極３ａの側壁
部に形成された金属酸化膜３ｂの厚さで決定されている
ため、その制御が容易であり、直列寄生抵抗成分をきわ
めて小さくすることが可能になっている。また、ゲート
電極３ａとソース電極４８問およびドレイン電極４ｂ間
の短絡も金属酸化１］１ｉ３ｂによって防止されている
。
なお、上記実施例では、Ａ１よりなるゲート金属３を化
学化成処理して金属酸化膜３ｂを形成しているが、金属
酸化膜を容易に形成できる金属であればＡ１以外のもの
を用いてもよい。
学化成処理して金属酸化膜３ｂを形成しているが、金属
酸化膜を容易に形成できる金属であればＡ１以外のもの
を用いてもよい。
また、上記実施例ではＧａＡｓＭＥＳＦＥＴについて説
明したが、ＳｉＭＯＳＦＥＴについても同様に適用でき
ることはいうまでもない。
明したが、ＳｉＭＯＳＦＥＴについても同様に適用でき
ることはいうまでもない。
この発明の電界効果トランジスタは以上説明したとおり
、ゲート電極とソース電極間およびドレイン電極間に金
属酸化物を備えたので、ゲート電極とソース電極間およ
びドレイン電極間の各間隔を、例えば０．４μｍ以下と
小さくしても、これらが短絡することはなく、寄生抵抗
成分が小さく高性能の電界効果トランジスタを実現でき
るという効果がある。
、ゲート電極とソース電極間およびドレイン電極間に金
属酸化物を備えたので、ゲート電極とソース電極間およ
びドレイン電極間の各間隔を、例えば０．４μｍ以下と
小さくしても、これらが短絡することはなく、寄生抵抗
成分が小さく高性能の電界効果トランジスタを実現でき
るという効果がある。
また、この発明の電界効果トランジスタの製造方法は以
上説明したとおり、動作層となる半導体結晶層上に、こ
の半導体結晶層とシ３ットキ接触するゲート金属または
絶縁膜を介してゲート金属を形成する工程と、このゲー
ト金属の少なくとも側壁部を酸化させる工程と、半導体
結晶層上およびゲート金属上に半導体結晶層とオーミッ
ク接触するソースおよびドレイン金属を形成する工程と
、ゲート金属上に形成されたソースおよびドレイン金属
を除去してゲート金属またはこのゲート金属上の金属酸
化物を露出させる工程とを含むので、ゲート電極とソー
ス電極間およびドレイン電極間の間隔が小さい上記発明
の電界効果トランジスタを高い歩留りで容易に得ること
ができるという効果がある。
上説明したとおり、動作層となる半導体結晶層上に、こ
の半導体結晶層とシ３ットキ接触するゲート金属または
絶縁膜を介してゲート金属を形成する工程と、このゲー
ト金属の少なくとも側壁部を酸化させる工程と、半導体
結晶層上およびゲート金属上に半導体結晶層とオーミッ
ク接触するソースおよびドレイン金属を形成する工程と
、ゲート金属上に形成されたソースおよびドレイン金属
を除去してゲート金属またはこのゲート金属上の金属酸
化物を露出させる工程とを含むので、ゲート電極とソー
ス電極間およびドレイン電極間の間隔が小さい上記発明
の電界効果トランジスタを高い歩留りで容易に得ること
ができるという効果がある。
第１図はこの発明の電界効果トランジスタの製造方法の
一実施例の工程を説明するための断面図、第２図はこの
発明の電界効果トランジスタの一実施例を示す断面図、
第３図は従来のＧａＡｓＭＥＳＦＥＴを説明するための
断面図、第４図は従来のＧａＡｓＭＥＳＦＥＴの製造方
法を説明するための断面図である。 図において、１は半絶縁性ＧａＡｓ基板、２はｎ形Ｇａ
Ａｓ層、３はゲート金属、３ａはゲート電極、３ｂは金
属酸化膜、４はソースおよびドレイン金属、４ａはソー
ス電極、４ｂはドレイン電極、５はホトレジストである
。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第１図 ４ａ、ソース電１へ 第 ２ 図。 第３図 第４図 ＣＦ４ ＪＪＩＩＩ 手続補正書（自発）
一実施例の工程を説明するための断面図、第２図はこの
発明の電界効果トランジスタの一実施例を示す断面図、
第３図は従来のＧａＡｓＭＥＳＦＥＴを説明するための
断面図、第４図は従来のＧａＡｓＭＥＳＦＥＴの製造方
法を説明するための断面図である。 図において、１は半絶縁性ＧａＡｓ基板、２はｎ形Ｇａ
Ａｓ層、３はゲート金属、３ａはゲート電極、３ｂは金
属酸化膜、４はソースおよびドレイン金属、４ａはソー
ス電極、４ｂはドレイン電極、５はホトレジストである
。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第１図 ４ａ、ソース電１へ 第 ２ 図。 第３図 第４図 ＣＦ４ ＪＪＩＩＩ 手続補正書（自発）
Claims (2)
- （１）動作層となる半導体結晶層上に形成されたこの半
導体結晶層とショットキ接触するゲート電極または絶縁
膜を介して形成されたゲート電極と、前記半導体結晶層
とオーミック接触するソース電極およびドレイン電極を
有する電界効果トランジスタにおいて、前記ゲート電極
と前記ソース電極間およびドレイン電極間に金属酸化物
を備えたことを特徴とする電界効果トランジスタ。 - （２）動作層となる半導体結晶層上に、この半導体結晶
層とショットキ接触するゲート金属または絶縁膜を介し
てゲート金属を形成する工程と、このゲート金属の少な
くとも側壁部を酸化させる工程と、前記半導体結晶層上
および前記ゲート金属上に前記半導体結晶層とオーミッ
ク接触するソースおよびドレイン金属を形成する工程と
、前記ゲート金属上に形成された前記ソースおよびドレ
イン金属を除去して前記ゲート金属またはこのゲート金
属上の金属酸化物を露出させる工程とを含むことを特徴
とする電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7236288A JPH01244668A (ja) | 1988-03-26 | 1988-03-26 | 電界効果トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7236288A JPH01244668A (ja) | 1988-03-26 | 1988-03-26 | 電界効果トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01244668A true JPH01244668A (ja) | 1989-09-29 |
Family
ID=13487128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7236288A Pending JPH01244668A (ja) | 1988-03-26 | 1988-03-26 | 電界効果トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01244668A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6436252B1 (en) * | 2000-04-07 | 2002-08-20 | Surface Engineered Products Corp. | Method and apparatus for magnetron sputtering |
-
1988
- 1988-03-26 JP JP7236288A patent/JPH01244668A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6436252B1 (en) * | 2000-04-07 | 2002-08-20 | Surface Engineered Products Corp. | Method and apparatus for magnetron sputtering |
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