JPS6167308A - バイアス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ｇ（＋　　産業上の利用分野 本発明は、差動接続された第１及び第２トランジスタの
ベースバイアスを供給する為のバイアス回路に関するも
ので、特に前記第１及び第２トランジスタのベース間オ
フセット電圧を電源電圧に無関係に設定することが出来
るバイアス回路に関する。

（ロ）従来の技術 従来から特公昭４５−２９２４６号公報第１図に示す如
き差動増幅回路が公知である。しかして、ｎｊＩ記差動
増幅回路は、差動接続されたトランジスタを能動領域で
動作させれば、増幅器として作動し、飽和領域で動作さ
せれば比較器として作動する。第２図は、前記差動増幅
回路を比較器として使用する場合の一例を示すもので、
第１トランジスタ（１１０ベースに入力信号の（２）を
、第２トランジスタ（３）のベースに基準電圧源（４）
をそれぞれ接続し、前記第１トランジスタ＋１１のコレ
クタにＰＮＰ型の出力トランジスタ（５）を接続したも
のである６いまシ、（錦電圧源（４）の電圧を■。とじ
、第１トランジスタ（１）のベースにバイアス電圧が印
加されていないとすれば、入力信号源（２）の出力信号
■１　がＶｌ（Ｖ。

のとき第１トランジスタ（１）がオフ、第２トランジス
タ（３）がオンになり、ｖｌ〉Ｖｏのとき第１トランジ
スタ（１）がオン、８１′！：２トランジスタ（３）が
オフ罠なる。また、第１トランジスタ（１１のベースに
Ｖ、のバイアスが印加されているとすれば、入力信号源
（２）の出力信号Ｖｌ　がＶｌ（Ｖ。−■、のとき第１
トランジスタ（１）がオフ、第２トランジスタ（３）が
オンになり、ｖＩ＞Ｖｏ−Ｖｌ　　のとぎ第１トランジ
スタ（１）がオン、第２トランジスタ（３）がオフにな
る。そして、第１トランジスタ（１）がオンになると、
負荷抵抗（６）ＶＣ電圧降下が生じ、出力トランジスタ
（５）もオンになって、出力端子（刀に出力信号が発生
する。

従って、第２図の比較器においては、基準電圧■ｏ　も
しくは、基準電圧とバイアス電圧との差電圧Ｖ。−■、
を越える入力信号の印加時に出力信号が発生することに
なり、前記差電圧Ｖｏ　もしくはＶ、　−Ｖ、が前記比
較器のオフセット電圧となる。

（ハ）　発明が解決しようとする問題点ところで、１１
■記基準電圧ｖ０及びバイアス電圧ｖ１は、集、積回路
化された比較器の場合、その内部回路により設定される
ので、通常電源電圧に依存するものとなる。その為、電
源電圧が変動した時等において、特性が変化するという
欠点を有する。

に）問題点を解決するための手段 本発明は、」二連の点にブ店み成されたもので、ベース
及びエミッタが互いに共通接続された第１及び第２バイ
アストランジスタと、該第１及び第２トランジスタの共
通ベースに抵抗を介してエミッタが接続された第３バイ
アストランジスタとを備えるバイアス回路を配置し、差
％ｌ　接続された７Ｆｒｊ１トランジスタのベースバイ
アス電圧を前記第１バイアストランジスタのコレクタ電
流に応じて設定し、差動接続された第２トランジスタの
ベースバイアス電圧を前記第３バイアストランジスタの
ベース電圧に応じて設定せんとするものである。

（ホ）作用 本発明に依れば、差動接続された第１及び第２トランジ
スタのベースバイアス電圧が単一のバイアス回路から供
給されるので、オフセット電圧が前記バイアス回路内の
抵抗の値に応じて設定されろ。

（へ）実施例 第１図は、本発明の一実施例を示すもので、（８１ハヘ
ースて入力端子（９）が接続された第１トランジスタ（
１０）と、該第１トランジスタ（１０）のエミッタにエ
ミッタが共通接続された第２トランジスタ（１１）と、
Ｍｉ前記第１トランジスタａＱのコレクタにベースが接
続された出力トランジスタｕカとＫよって構成される比
較器、Ｕはコレクタが抵抗０４）を介して前記第１トラ
ンジスタＱＯＩのベースに接続された第１バイアストラ
ンジスタα９と、ベース及びエミッタが前記第１バイア
ストランジスタ０９と共通接続された第２バイアストラ
ンジスタ吐と、前記第１及び第２バイアストランジスタ
Ｑ５１及びｔｉｂ＋の共通ベースとアース間に接続され
た第１抵抗（１７）と、エミッタが第２抵抗０Ｑを介し
て前記第１及び第２バイアストランジスタ０９及び（１
６１の共通ベースに接続された第３バイアストランジス
タを田と、該第３バイアストランジスタｔ１１のベース
と前記ｖＪ２バイアストランジスタ（１６１のコレクタ
との間に接続されたダイ万一ド（２０１と、６１丁記〜
已３バイアストランジスタ（１湧のコレクタと電源（＋
Ｖ　ｃｃ　）との間に直列接続された第３及び第４抵抗
（２１）及び（２ｚとから成るバイアス回路である。そ
して、比較器（８１の第１トランジスタααのベースは
、前記第１バイアストランジスタｏ９のコレクタ電流に
応じてバイアスされ、前記比４２　器（刃の第２トラン
ジスタ（印のベースは、自１■記第３バイアストランジ
スタσ９０ベース１１′Ｌ圧に応じて前記第３及び第４
トランジスタ１２１）及び（２３の接続中点に得られる
電圧によってバイアスされる。

次に！ｈｂ作を説明する。電源（＋Ｖ　ｃｃ　）を投入
すると、バイアス回路りの各部に動作電流が流れ、Ｗ、
３バイアストランジスタ（１９のベース電圧Ｖ、、　ｉ
−１，、となる。その為、比較器（刃の第２トランジス
タθ１）のベース電圧■、２は、 となる。一方、比較器（炭の第１トランジスタ（１０）
のベース電圧Ｖ０は、バイアス用のａ源（２３）の端子
電圧をＶ□とすれば、 Ｖ＝ｓ　＝　Ｖｓｇ　＋　Ｒ５Ｉ　＋　　　　・・・・
川・・・・・・・印・・・・（３１となる。ところで、
第１及び第２バイアストランジスタｑつ及び住Ｑのベー
ス及びエミッタは共通接続されている為に、前記第１バ
イアストランジスタ０９のコレクタ電流と前記第２バイ
アストランジスタ１１６）のコレクタ電流とは等しくな
り、前記第２バイアストランジスタ（１０）のコレクタ
電流■、は、とｔ、ｃる。その為、ｎ１１記第１トラン
ジスタ叫のベース電圧■１．は、第（３）及び（４）式
からとなる。従って、第４抵抗（２２１の値Ｒ４と抵抗
（１４）の値Ｒ１とを等しく設定すれば、比較器（句の
第１及び第２トランジスタ（Ｉｆ）及び（１１）のベー
ス間電圧、すなわちオフセット’ｉ、Ｉｎ圧△■は、と
なり、第１及び第２抵抗０７）及び（１（至）の抵抗値
に応じて決まることになる。そして、第１図の場合、入
力端子（９）に印加される電圧が前記オフセット電圧Δ
Ｖを越えると、第１トランジスタ（１０）がオンし、出
力トランジスタ（１２もオンして出力端子Ｃ０に出力信
号が発生するので、比較器咀）は前記オフセット電圧△
Ｖに応じた作動を行う。

先に述べた如（、比較器（句のオフセット電圧ム■は、
第１及び第２抵抗（Ｉｎ及びａ印の値Ｒ１及びＲ７に応
じて決まるから、第１抵抗（１７）の値Ｒ１を固定し、
第２抵抗０＆の値Ｒ１を可変すれば、前記第２抵抗（１
８）の抵抗値Ｒ１に応じたオフセット電圧を得ることが
出来る。その場合、前記第２抵抗０沙の値を犬にすると
、比較器咀）の第２トランジスタ旧）のベースバイアス
電圧が上昇し、第１トランジスタα０）のベースバイア
ス電圧が低下する。また、前記第２抵抗０８）の値を小
にすると、逆に第２トランジスタ（１１）のベースバイ
アス電圧が低下し、第１トランジスタαＱのベースバイ
アス電圧が上昇する。

従って、前記第２抵抗（１８１の小さな変化でオフセッ
ト電圧を大きく変化させることが出来る。また、第（６
）式から明らかな如（、オフセット電圧は、電源電圧に
無関係に設定出来るので、電源゛電圧の変動て強いバイ
アス回路を提供出来ろ。

尚、ダイオード００１を１市人し、第１及び第２バイア
ストランジスタ（１５＋及び＜１６１のコレクタ電圧が
等しくなる様に設定している為に、アーリー効果が防止
出来、前記第１及び第２バイアストランジスタ０５）及
び（１６）のコレクタ電流の整合度合が一層向上する。

（ト）発明の効果 以上述べた如（、本発明に依れば、差動接続された一対
のトランジスタのベースを電源電圧と無関係にバイアス
し得るバイアス回路を提供出来る。

また、本発明に依れば、抵抗値を変えるだけで差動接続
された一対のトランジスタのオフセット電圧を任意に設
定出来るバイアス回路を提供出来る。

更に本発明に依れば、彼バイアストランジスタと一体に
集積回路化可能なバイアス回路を提供出来る。

【図面の簡単な説明】

第１図は、本発明の一実施例を示す回路図、及び第２図
は従来の差動増幅回路を示す回路図である。 主な図番の説明 （炭・・・比較器、　ｑ（１）・・・第１トランジスタ
、α１）・・・第２トランジスタ、　吋）・・・バイア
ス回路、（１５）・・・第１バイアストランジスタ、　
（１ｂ）・・・渠２バイアストランジスタ、　（１力・
・・第１抵抗、　０８）・・何層２抵抗、　α９・・・
第３バイアストランジスタ。

Claims (1)

【特許請求の範囲】
1. （１）差動接続された第１及び第２トランジスタのベー
   スを所定のオフセットを持たせてバイアスする為のバイ
   アス回路であって、コレクタが抵抗を介して前記第１ト
   ランジスタのベースに接続された第１バイアストランジ
   スタと、ベース及びエミッタが該第１バイアストランジ
   スタのベース及びエミッタとそれぞれ共通接続された第
   ２バイアストランジスタと、前記第１バイアストランジ
   スタのベース・エミッタ間に接続された第１抵抗と、エ
   ミッタが第２抵抗を介して前記第１バイアストランジス
   タのベースに接続された第３バイアストランジスタと、
   該第３トランジスタのベース電圧に応じた電圧を前記第
   ２トランジスタのベースに印加する手段とから成り、前
   記第１及び第２トランジスタのベース間オフセット電圧
   を前記第２抵抗の値に応じて設定する様にしたことを特
   徴とするバイアス回路。