JPS6167930A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS6167930A JPS6167930A JP59188915A JP18891584A JPS6167930A JP S6167930 A JPS6167930 A JP S6167930A JP 59188915 A JP59188915 A JP 59188915A JP 18891584 A JP18891584 A JP 18891584A JP S6167930 A JPS6167930 A JP S6167930A
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- semiconductor integrated
- observation
- transistor
- pad
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P74/00—Testing or measuring during manufacture or treatment of wafers, substrates or devices
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、チップ内の動作波形を観測する手段を設けた
半導体集積回路に係り、特にトランジスタ特性のばらつ
きが大きい場合に好適な半導体集積回路に関する。
半導体集積回路に係り、特にトランジスタ特性のばらつ
きが大きい場合に好適な半導体集積回路に関する。
半導体集積回路内の動作波形を回路動作に影響を与えず
に測定する方法として、観測用トランジスタが使われて
いる（例えば特公昭５４−６１７３号公報）。しかし従
来の観測用トランジスタでは、トランジスタ特性にばら
つきが存在すると観測される波形も変化してしまい、例
えばＧａ Ａｓの様にチップ内の特性ばらつきが大きい
場合には不適である。
に測定する方法として、観測用トランジスタが使われて
いる（例えば特公昭５４−６１７３号公報）。しかし従
来の観測用トランジスタでは、トランジスタ特性にばら
つきが存在すると観測される波形も変化してしまい、例
えばＧａ Ａｓの様にチップ内の特性ばらつきが大きい
場合には不適である。
本発明の目的は、特性ばらつきが大きい波形観測トラン
ジスタを用いた場合にも、チップ内の動作波形を正確に
観測できる半導体集積回路を提供することにある。
ジスタを用いた場合にも、チップ内の動作波形を正確に
観測できる半導体集積回路を提供することにある。
上記の目的を達成するため本発明では観測用トランジス
タの３端子すべてに外部から接触可能なパッドを接続し
たことを特徴とする。
タの３端子すべてに外部から接触可能なパッドを接続し
たことを特徴とする。
以下、本発明を実施例によって説明する。第１図におい
て、チップ内の波形観測個所ＯＢＰに観測用トランジス
タＱと、そのゲート、ドレイ／、ソースそれぞれに近傍
で接続され、全体のチップ面積に比して無視できるほど
小さく、かつ外部からの探針Ｓ１の針先で接触するのに
十分な程度の面積を有する金属層のパッドｐ、 、 ｐ
２． ｐ、を設ける。この様にパッドを設けることによ
り、観測用トランジスタＱの各電極に直接に接触するこ
とができる。ここで、ＯＢＰの波形全観測する場合には
、外部から探針Ｓ１をパッドＰ１に接触し、その探針に
外部抵抗Ｒを接続し、Ｒの両端の電圧を観測する。
て、チップ内の波形観測個所ＯＢＰに観測用トランジス
タＱと、そのゲート、ドレイ／、ソースそれぞれに近傍
で接続され、全体のチップ面積に比して無視できるほど
小さく、かつ外部からの探針Ｓ１の針先で接触するのに
十分な程度の面積を有する金属層のパッドｐ、 、 ｐ
２． ｐ、を設ける。この様にパッドを設けることによ
り、観測用トランジスタＱの各電極に直接に接触するこ
とができる。ここで、ＯＢＰの波形全観測する場合には
、外部から探針Ｓ１をパッドＰ１に接触し、その探針に
外部抵抗Ｒを接続し、Ｒの両端の電圧を観測する。
次に、ｇｔ図に示した方法により観測した結果を較正す
るためには、チップへの電源の供給を断ち、第２図に示
す様にパッドＰ３と探針Ｓ、を通して観測用トランジス
タへ電源を供給する。このときゲート電圧はパッドＰ２
と探針Ｓ２を通して任意に設定することができるので、
ゲート電圧とＲの両端の電圧との関係を求めることがで
きる。
るためには、チップへの電源の供給を断ち、第２図に示
す様にパッドＰ３と探針Ｓ、を通して観測用トランジス
タへ電源を供給する。このときゲート電圧はパッドＰ２
と探針Ｓ２を通して任意に設定することができるので、
ゲート電圧とＲの両端の電圧との関係を求めることがで
きる。
この測定結果から較正用グラフを作成しておくことによ
り、チップ内波形観測結果を較正し、正確に測定するこ
とができる。
り、チップ内波形観測結果を較正し、正確に測定するこ
とができる。
本発明によれば、観測用トランジスタによる測定結果を
較正できるので、例えばＧａＡｓ Ｉ Ｃの様にトラン
ジスタ特性のチップ内のばらつきが大きい場合でも、波
形を正確に観測できる。
較正できるので、例えばＧａＡｓ Ｉ Ｃの様にトラン
ジスタ特性のチップ内のばらつきが大きい場合でも、波
形を正確に観測できる。
第１図はチップ内波形観測の実施例を示す図、第２図は
観測用トランジスタ特性測定の実施例を示す図である。 符号の説明 ＯＢＰ・・・観測個所、Ｑ・・・観測用トランジスタ、
Ｐｌ、 Ｐ２． Ｐ３・・・パッド、Ｓｌ、 Ｓ２．
Ｓ、、・、探針、Ｒ・・・外部抵抗、ｖＤＤ・・・電源
電圧、ｖＧｌｌ ｌ ｖＤＤ・・・トランジスタ特性測
定用電源。 第 ７１ ！ 第 ２ 図 一曇骨φす■１ 八 ン ］−γ Ｐ。 第。 ：Ｒ 升 Ｓ逼 一〕 二：Ｔ−Ｖｅ６ τ−
観測用トランジスタ特性測定の実施例を示す図である。 符号の説明 ＯＢＰ・・・観測個所、Ｑ・・・観測用トランジスタ、
Ｐｌ、 Ｐ２． Ｐ３・・・パッド、Ｓｌ、 Ｓ２．
Ｓ、、・、探針、Ｒ・・・外部抵抗、ｖＤＤ・・・電源
電圧、ｖＧｌｌ ｌ ｖＤＤ・・・トランジスタ特性測
定用電源。 第 ７１ ！ 第 ２ 図 一曇骨φす■１ 八 ン ］−γ Ｐ。 第。 ：Ｒ 升 Ｓ逼 一〕 二：Ｔ−Ｖｅ６ τ−
Claims (1)
- 【特許請求の範囲】 １、半導体集積回路内の波形観測点の近傍に第１、第２
、および第３の金属性パッドを設け、上記波形観測点お
よび上記第１のパッドに接続された制御端子と、上記半
導体集積回路内の所定の直流電位を有する個所および上
記第２のパッドに接続された第１の端子と、上記第３の
パッドに接続され上記制御端子の電圧に応答して異なる
電圧を出力しうる第２の端子を有し、上記制御端子から
見た入力インピーダンスが高いトランジスタを上記波形
観測点の近傍に設けたことを特徴とする半導体集積回路
。 ２、上記トランジスタが化合物半導体集積回路内に設け
られたシヨツトキーゲート型ＦＥＴであることを特徴と
する特許請求の範囲第１項記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59188915A JPS6167930A (ja) | 1984-09-11 | 1984-09-11 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59188915A JPS6167930A (ja) | 1984-09-11 | 1984-09-11 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6167930A true JPS6167930A (ja) | 1986-04-08 |
Family
ID=16232107
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59188915A Pending JPS6167930A (ja) | 1984-09-11 | 1984-09-11 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6167930A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6427126U (ja) * | 1987-07-24 | 1989-02-16 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5743453A (en) * | 1980-08-28 | 1982-03-11 | Nec Corp | Integrated circuit |
-
1984
- 1984-09-11 JP JP59188915A patent/JPS6167930A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5743453A (en) * | 1980-08-28 | 1982-03-11 | Nec Corp | Integrated circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6427126U (ja) * | 1987-07-24 | 1989-02-16 |
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