JPS6167936A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6167936A JPS6167936A JP59192051A JP19205184A JPS6167936A JP S6167936 A JPS6167936 A JP S6167936A JP 59192051 A JP59192051 A JP 59192051A JP 19205184 A JP19205184 A JP 19205184A JP S6167936 A JPS6167936 A JP S6167936A
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- Japan
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- semiconductor
- semiconductor element
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P74/00—Testing or measuring during manufacture or treatment of wafers, substrates or devices
- H10P74/23—Testing or measuring during manufacture or treatment of wafers, substrates or devices characterised by multiple measurements, corrections, marking or sorting processes
- H10P74/232—Testing or measuring during manufacture or treatment of wafers, substrates or devices characterised by multiple measurements, corrections, marking or sorting processes comprising connection or disconnection of parts of a device in response to a measurement
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、半導体素子形成と、半導体素子相互等の接
続を行う配線形成工程を別々に行う半導体装置の製造方
法に関するものである。
続を行う配線形成工程を別々に行う半導体装置の製造方
法に関するものである。
現在、半導体装置の形成方法の多くは第２図に示すよう
な製造工程Ｙ経ている。第２図で、Ｓｌ−Ｓ８は各ステ
ップを示す。
な製造工程Ｙ経ている。第２図で、Ｓｌ−Ｓ８は各ステ
ップを示す。
まず、半導体基板（８１）上に、ＭＯＳ型あるいけバイ
ポーラ減の半導体素子χ形成しくＳ２）、その後、これ
ら半導体素子相互の接続を行うための配線形成？行う（
Ｓ３）。その後、多層配線乞必戻トするもの忙ついては
、層間膜の形成（Ｓ４）および多層配線形成（８５）’
Ｙ行った後、半導体素子の特性、配線９層間膜等の評価
を行い（Ｓ６）、不良、良品の判定を経て（８７）、良
品の半導体装＠を形成している（Ｓ８ン。
ポーラ減の半導体素子χ形成しくＳ２）、その後、これ
ら半導体素子相互の接続を行うための配線形成？行う（
Ｓ３）。その後、多層配線乞必戻トするもの忙ついては
、層間膜の形成（Ｓ４）および多層配線形成（８５）’
Ｙ行った後、半導体素子の特性、配線９層間膜等の評価
を行い（Ｓ６）、不良、良品の判定を経て（８７）、良
品の半導体装＠を形成している（Ｓ８ン。
しかし、このような方法を用いろ半導体装置の形成方法
ＶＣは、次のような問題点がある。
ＶＣは、次のような問題点がある。
まず、マスク・スライス方式と呼ばｎる方法乞用いない
場合、半導体基板上に半導体素子ケ形成した後、配線の
形成および多層配線形成を行５定め半導体装置の形成に
時間がかかる。マ疋、マスク・スライス方式χ含めて、
配線の形成を行う過程で多くの熱処理が行わｎるため、
半導体基板妊形成さｒＬに半導体素子の特性がこれら熱
処理によって変化し易い。さらＫ、配線の形成過程にお
い工製造ミス、例えば配線形成の途中で配線の断線また
は配線間の短絡等が生ずる場合などがある。
場合、半導体基板上に半導体素子ケ形成した後、配線の
形成および多層配線形成を行５定め半導体装置の形成に
時間がかかる。マ疋、マスク・スライス方式χ含めて、
配線の形成を行う過程で多くの熱処理が行わｎるため、
半導体基板妊形成さｒＬに半導体素子の特性がこれら熱
処理によって変化し易い。さらＫ、配線の形成過程にお
い工製造ミス、例えば配線形成の途中で配線の断線また
は配線間の短絡等が生ずる場合などがある。
また、現在半導体装置は、より高密度な集積回路を形成
する定めの１つとして配線を多層化する傾向にある。こ
のような多層化ケ行う場合、層と層との間の絶縁膜を形
成した時、膜質の異状、膜の大蛍なバラツキ、異物（例
えばゴミ）等により層間膜の不良？起こした場合、こｎ
Ｉ−）はやり直し７行５ことが非常に難しく、多くは不
良となる。
する定めの１つとして配線を多層化する傾向にある。こ
のような多層化ケ行う場合、層と層との間の絶縁膜を形
成した時、膜質の異状、膜の大蛍なバラツキ、異物（例
えばゴミ）等により層間膜の不良？起こした場合、こｎ
Ｉ−）はやり直し７行５ことが非常に難しく、多くは不
良となる。
そのため、半導体基板に形成さｒｔ定半導体素子がいく
ら良品であっても、その半導体装置は不良となる。
ら良品であっても、その半導体装置は不良となる。
高集積化χ望む半導体装置の形成忙おい工、多層化や半
導体基板の大口径化を行った場合、この不良忙なる度合
はより顕著になり、質の良い良品は望めない等の問題点
があった。
導体基板の大口径化を行った場合、この不良忙なる度合
はより顕著になり、質の良い良品は望めない等の問題点
があった。
この発明は、上記の問題点を解決するにめＫなされたも
ので、半導体素子の評価と配線の評価χ別個に行えるよ
うにし工、良品の半導体素子と良品の配線間同士ｔｍみ
合わせることができろ半導体装置の製造方法を提供する
ことを目的とする。
ので、半導体素子の評価と配線の評価χ別個に行えるよ
うにし工、良品の半導体素子と良品の配線間同士ｔｍみ
合わせることができろ半導体装置の製造方法を提供する
ことを目的とする。
この発明にかかる半導体装置の製造方法は、半導体素子
を形成する工程と、半導体基板に形成さｎｒｓ半導体素
子の相互間を接続する配線形成工種と？別々に行い、両
者の良品同士ン最終的に接続する工程とからなる。
を形成する工程と、半導体基板に形成さｎｒｓ半導体素
子の相互間を接続する配線形成工種と？別々に行い、両
者の良品同士ン最終的に接続する工程とからなる。
この発明においては、半導体素子相互間する工程と、配
ａｙｔ形成する工程とが別個となっており、そｎぞれの
工程が終った後に半導体素子の評価。
ａｙｔ形成する工程とが別個となっており、そｎぞれの
工程が終った後に半導体素子の評価。
配線の評価を行って、良品同士を接続させて半導体装置
を得る。
を得る。
第１図はこの発明の一実施例を示す製造工程の図であり
、５ｌｌ−８２１は各ステップを示す。
、５ｌｌ−８２１は各ステップを示す。
半導体基板（８１１）上に、ＭＯＳ型あるいはバイポー
ラ型の半導体素子を形成しく８１２）、その後、半導体
素子の特性の評価を行い（Ｓ１３）、この評価に基づき
不良、良品の判定を行５（８１４）。
ラ型の半導体素子を形成しく８１２）、その後、半導体
素子の特性の評価を行い（Ｓ１３）、この評価に基づき
不良、良品の判定を行５（８１４）。
一方、半導体素子相互間の接続を行う配線形成を行い（
Ｓ１５）、多層配線の場合には、多層配線のための眉間
膜形成を行い（Ｓ１６）、その上に配線を形成し、ｃｒ
ｔ′Ｉｔ必要回数繰り返して多層配線の形成？行い（３
１７）、配線と層間膜の評価を行い（８１８）、この評
価に基づいて不良。
Ｓ１５）、多層配線の場合には、多層配線のための眉間
膜形成を行い（Ｓ１６）、その上に配線を形成し、ｃｒ
ｔ′Ｉｔ必要回数繰り返して多層配線の形成？行い（３
１７）、配線と層間膜の評価を行い（８１８）、この評
価に基づいて不良。
良品の判定を行５（３１９）。
次に、良品の半導体素子と良品の配線とｔ接続するため
に、絶縁物の両面と、この上面と下面に形成さｎだ導電
部分が相互に接続さｎ７；；プリント基板を用い、プリ
ント基板の下面には半導体素子の形成されている半導体
基板を接続させ、上面に半導体素子相互間の接続あるい
は入出力端子χ取り出てための配ＩＶｌχ接続しく５２
（１）、１個の半導体装置とする（Ｓ２１）。丁なわら
、プリント基板が中継板となって半導体素子と配線との
接続７行う。
に、絶縁物の両面と、この上面と下面に形成さｎだ導電
部分が相互に接続さｎ７；；プリント基板を用い、プリ
ント基板の下面には半導体素子の形成されている半導体
基板を接続させ、上面に半導体素子相互間の接続あるい
は入出力端子χ取り出てための配ＩＶｌχ接続しく５２
（１）、１個の半導体装置とする（Ｓ２１）。丁なわら
、プリント基板が中継板となって半導体素子と配線との
接続７行う。
この発明は以上説明したとおり、半導体素子の形成と、
配線の形成と？別個に行い、最後に両者χ接続するよ５
Ｋ Ｌ ｒｓので、半導体素子の形成の時間が短縮で
き、また、配線および多層形成ケ別個に行うため事前に
配線の不良（例えば断線、短絡等］や多層配線忙用いる
層間膜の不良等の評価ができ、不良であｎば配線および
層間膜形成の工程のみＹやり直せばよく、従来のように
半導体素子が良品でも配線および層間膜の形成が不良で
ある場合、その半導体装Ｉｔは不良となっていたが。
配線の形成と？別個に行い、最後に両者χ接続するよ５
Ｋ Ｌ ｒｓので、半導体素子の形成の時間が短縮で
き、また、配線および多層形成ケ別個に行うため事前に
配線の不良（例えば断線、短絡等］や多層配線忙用いる
層間膜の不良等の評価ができ、不良であｎば配線および
層間膜形成の工程のみＹやり直せばよく、従来のように
半導体素子が良品でも配線および層間膜の形成が不良で
ある場合、その半導体装Ｉｔは不良となっていたが。
この発明によｎばそｎらχ良品とすることができろ。ま
た、配線の形成χ行う過程で多くの熱処理が行わｎても
、半導体基板に形成さｎ ７Ｃ半導体素子に別々に形成
さｎる定め、そｎらの熱処理乞受けないため半導体素子
の特性は変化しない。
た、配線の形成χ行う過程で多くの熱処理が行わｎても
、半導体基板に形成さｎ ７Ｃ半導体素子に別々に形成
さｎる定め、そｎらの熱処理乞受けないため半導体素子
の特性は変化しない。
以上のように、この発明の方法によＩＬは製造時間が短
縮され、著しい生産性の向上が期待できる効果がある。
縮され、著しい生産性の向上が期待できる効果がある。
第１図はこの発明の一実施例による半導体装置の智造工
程乞示す図、第２図は従来の半導体装置の製造工程７示
す図である。 図中、８１１〜８２１は各ステップ７示す。 代理人 大君 増雄 （外２名］ 第１図
程乞示す図、第２図は従来の半導体装置の製造工程７示
す図である。 図中、８１１〜８２１は各ステップ７示す。 代理人 大君 増雄 （外２名］ 第１図
Claims (2)
- （１）半導体基板上に半導体素子を形成する工程と、前
記半導体基板に形成された半導体素子の相互間を接続す
る配線形成工程あるいは入出力端子を取り出すための配
線形成工程を別々に行い、これら半導体素子と配線の良
品同士を最終的に接続し、１つの半導体装置を形成する
ことを特徴とする半導体装置の製造方法。 - （２）配線形成は、多層配線によつて形成したことを特
徴とする特許請求の範囲第（１）項記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59192051A JPS6167936A (ja) | 1984-09-11 | 1984-09-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59192051A JPS6167936A (ja) | 1984-09-11 | 1984-09-11 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6167936A true JPS6167936A (ja) | 1986-04-08 |
| JPH0527984B2 JPH0527984B2 (ja) | 1993-04-22 |
Family
ID=16284796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59192051A Granted JPS6167936A (ja) | 1984-09-11 | 1984-09-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6167936A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6387746A (ja) * | 1986-09-30 | 1988-04-19 | Rohm Co Ltd | １チツプマイコン用タ−ゲツトチツプの製造方法 |
| JPS63111636A (ja) * | 1986-10-29 | 1988-05-16 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPS6444042A (en) * | 1987-08-12 | 1989-02-16 | Japan Res Dev Corp | Wiring of integrated circuit |
| JPH10150083A (ja) * | 1988-05-16 | 1998-06-02 | Glenn J Leedy | 集積回路の製作および試験方法 |
| US6838896B2 (en) | 1988-05-16 | 2005-01-04 | Elm Technology Corporation | Method and system for probing, testing, burn-in, repairing and programming of integrated circuits in a closed environment using a single apparatus |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5595338A (en) * | 1979-01-12 | 1980-07-19 | Nippon Telegr & Teleph Corp <Ntt> | Integrated circuit |
-
1984
- 1984-09-11 JP JP59192051A patent/JPS6167936A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5595338A (en) * | 1979-01-12 | 1980-07-19 | Nippon Telegr & Teleph Corp <Ntt> | Integrated circuit |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6387746A (ja) * | 1986-09-30 | 1988-04-19 | Rohm Co Ltd | １チツプマイコン用タ−ゲツトチツプの製造方法 |
| JPS63111636A (ja) * | 1986-10-29 | 1988-05-16 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPS6444042A (en) * | 1987-08-12 | 1989-02-16 | Japan Res Dev Corp | Wiring of integrated circuit |
| JPH10150083A (ja) * | 1988-05-16 | 1998-06-02 | Glenn J Leedy | 集積回路の製作および試験方法 |
| US6838896B2 (en) | 1988-05-16 | 2005-01-04 | Elm Technology Corporation | Method and system for probing, testing, burn-in, repairing and programming of integrated circuits in a closed environment using a single apparatus |
| US6891387B2 (en) | 1988-05-16 | 2005-05-10 | Elm Technology Corporation | System for probing, testing, burn-in, repairing and programming of integrated circuits |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0527984B2 (ja) | 1993-04-22 |
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