JPS6168699A - アナログ信号入出力装置 - Google Patents
アナログ信号入出力装置Info
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- JPS6168699A JPS6168699A JP19099284A JP19099284A JPS6168699A JP S6168699 A JPS6168699 A JP S6168699A JP 19099284 A JP19099284 A JP 19099284A JP 19099284 A JP19099284 A JP 19099284A JP S6168699 A JPS6168699 A JP S6168699A
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- Japan
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- serial
- converter
- analog signal
- controller
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- Arrangements For Transmission Of Measured Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はアナログ信号を入出力する例えば計測器、サ
ーボアンプ等の遠隔監視制御に係り、特に、直列データ
を伝送する光ファイバ等の伝送路と監視制御対象との間
に設けらｎるアナログ信号入出力装置に関するものであ
る。
ーボアンプ等の遠隔監視制御に係り、特に、直列データ
を伝送する光ファイバ等の伝送路と監視制御対象との間
に設けらｎるアナログ信号入出力装置に関するものであ
る。
第５図は計測器、サーボアンプ等を監視制御対象とする
一般的な遠隔監視制御Ｉｌ系を示すもので、上位コント
ローラ（１）と複数の監視制御対ｍ （，２ａ）。
一般的な遠隔監視制御Ｉｌ系を示すもので、上位コント
ローラ（１）と複数の監視制御対ｍ （，２ａ）。
（２１））＃・・・、 （２ｎ）トが光ファイバでなる
伝送′ｌ６（ａｌによって接続さｆＬ ｆ ＄−９、監
視制御対象（２ａ）＃（２ｂ）＃−・・、（２ｎ）の前
段にに七ｎぞ几アナログ信号入出力装置としてのインタ
ーフェース（４ａ） ｐ （４１）） ｌ・・・。
伝送′ｌ６（ａｌによって接続さｆＬ ｆ ＄−９、監
視制御対象（２ａ）＃（２ｂ）＃−・・、（２ｎ）の前
段にに七ｎぞ几アナログ信号入出力装置としてのインタ
ーフェース（４ａ） ｐ （４１）） ｌ・・・。
（４ｎ）７５（挿設さｎている。
ここで、上記コントローラ（１）が伝送路（８）七ブｒ
して直列データを送信すると、インターフェース（４ａ
ン、（４ｂ）、・拳・、（４ｎ）は目局の信号を選択し
て一旦、並列データに変換し友後、アナログ信号に敦換
して監視制御対象（２ａＬ（２ｂ）＋”’＋（２ｎ）に
加える一方、こ几らの監視側（ｇ１対象（２ａ）、（２
ｂ）、・・・、（２ｎ）が出力するアナログデータをデ
ィジタル化すると共に直列データに変換し、伝送路（８
）上置して上位コ／トローラ（１）に返送する。
して直列データを送信すると、インターフェース（４ａ
ン、（４ｂ）、・拳・、（４ｎ）は目局の信号を選択し
て一旦、並列データに変換し友後、アナログ信号に敦換
して監視制御対象（２ａＬ（２ｂ）＋”’＋（２ｎ）に
加える一方、こ几らの監視側（ｇ１対象（２ａ）、（２
ｂ）、・・・、（２ｎ）が出力するアナログデータをデ
ィジタル化すると共に直列データに変換し、伝送路（８
）上置して上位コ／トローラ（１）に返送する。
第６図はインターフェース（４ａ）の詳細な構成全示す
ブロック図で１図中田１は中央処理装置（以下ＣＰＵと
言う）、鯛はメモリ、（６）１は伝送路（８）の直列デ
ータ上地り込んで並列データに変える一方、並列データ
ｔ″直列データに変換して伝送路＜５）ＶＣ送出する直
列信号制＃装置としてのシリアルコントローラ、１４Ｉ
に空い友パス金利用してデータ転送？行うＤ Ｍ Ａ
（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃａｅｓａ）コント
ロー５ ％ Ｍ ａ Ｄ／Ａコンバータ、ＭはＡＩＤコ
ンバータ金そ几ぞｎ示す。
ブロック図で１図中田１は中央処理装置（以下ＣＰＵと
言う）、鯛はメモリ、（６）１は伝送路（８）の直列デ
ータ上地り込んで並列データに変える一方、並列データ
ｔ″直列データに変換して伝送路＜５）ＶＣ送出する直
列信号制＃装置としてのシリアルコントローラ、１４Ｉ
に空い友パス金利用してデータ転送？行うＤ Ｍ Ａ
（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃａｅｓａ）コント
ロー５ ％ Ｍ ａ Ｄ／Ａコンバータ、ＭはＡＩＤコ
ンバータ金そ几ぞｎ示す。
この第６図に２いて、伝送路（８膜葛ら送り込′！ｎｔ
データはシリアルコントローラ鯛で受信さ几、ＤＭＡコ
ントローラー〇制（至）下でメモリ叫に転送さｎる。次
いで、ＣＰＵ１’Ｍｌに１ってこのデータがＤ／Ａ コ
ンバーター！に刃口えらｎｌここでアナログ信号１’（
変換さ几て監視制御対象に加えら几る。−万、監視制御
対象からのアナログ旧号はＶＤコンバータ贈に工ってデ
ィジタル化さ几、次いで、ＣＰσユ１；によって一旦、
メモリーにストアさｎる。ま九このデータはＤＭＡコン
トローラーの制御下−シリアルコントローラ（６））に
転送さｎｌここで直列データに変換さ几て伝送路（８）
に送り出さｎる。こｎら一連の動１’ｌ”は予め決めら
へ之手順の元でＣＰＵ峰１１の制御下で行なわｎる。
データはシリアルコントローラ鯛で受信さ几、ＤＭＡコ
ントローラー〇制（至）下でメモリ叫に転送さｎる。次
いで、ＣＰＵ１’Ｍｌに１ってこのデータがＤ／Ａ コ
ンバーター！に刃口えらｎｌここでアナログ信号１’（
変換さ几て監視制御対象に加えら几る。−万、監視制御
対象からのアナログ旧号はＶＤコンバータ贈に工ってデ
ィジタル化さ几、次いで、ＣＰσユ１；によって一旦、
メモリーにストアさｎる。ま九このデータはＤＭＡコン
トローラーの制御下−シリアルコントローラ（６））に
転送さｎｌここで直列データに変換さ几て伝送路（８）
に送り出さｎる。こｎら一連の動１’ｌ”は予め決めら
へ之手順の元でＣＰＵ峰１１の制御下で行なわｎる。
な２．シリアルコントローラｔ４ｓｌｒ経由するデータ
の入出力製作をＣＰＵ田）が直接性なわないでＤ凧コン
トローラ■によって制御する理由は、上位コントローラ
（１）との間でアナログ１ａメを高速テ入出力する場合
ＣＰＵ田）のプログラム制御では能力的に送受旧が不可
能＃ｌｃなる几めである。
の入出力製作をＣＰＵ田）が直接性なわないでＤ凧コン
トローラ■によって制御する理由は、上位コントローラ
（１）との間でアナログ１ａメを高速テ入出力する場合
ＣＰＵ田）のプログラム制御では能力的に送受旧が不可
能＃ｌｃなる几めである。
〔発明が解決しようとじてする問題点〕上ＢＣのような
従来のアナログ信号入出力装［は、機能の少ない割にに
多くの要素、丁なわち、 ＣＦ２世）、メモリ叫２工
びＤＭＡコントロー２曲が付刃口さ几てハードウェア上
の＃４ｂ５ｔが複雑化すると同時に形状が大歴化し、そ
の分だけ信頼性も劣るという欠点がめつｔｏ この発明は、かかる従来！装置の欠点上除去するために
なされたもので、構成を著しく簡易化し得、これに工っ
て小形化２工び信頼性の同上を図り得るアナログ信号人
出方装置の提供を目的とする。
従来のアナログ信号入出力装［は、機能の少ない割にに
多くの要素、丁なわち、 ＣＦ２世）、メモリ叫２工
びＤＭＡコントロー２曲が付刃口さ几てハードウェア上
の＃４ｂ５ｔが複雑化すると同時に形状が大歴化し、そ
の分だけ信頼性も劣るという欠点がめつｔｏ この発明は、かかる従来！装置の欠点上除去するために
なされたもので、構成を著しく簡易化し得、これに工っ
て小形化２工び信頼性の同上を図り得るアナログ信号人
出方装置の提供を目的とする。
この発明に係るアナログ信号人出方ｇｃｔは、直列デー
タを受信して並列データに変換する受信部、並列データ
を直列データに変換して送信する送信部、こ几ら送、受
信部を連動させる結合回路上宿する直列信号制御装置と
、この直列信号制御装置に厘結さ几、受便邪の並列デー
タをアナログ信号に変換するＤ／Ａ−ンバータと、やは
り直列信号制御装ｆ１ＬＶＣ直結さ几、アナログ信号を
ディジタル化して送信部ＶＣ７７Ｉ］えるＡ／Ｄコンバ
ータと七備えたものである。
タを受信して並列データに変換する受信部、並列データ
を直列データに変換して送信する送信部、こ几ら送、受
信部を連動させる結合回路上宿する直列信号制御装置と
、この直列信号制御装置に厘結さ几、受便邪の並列デー
タをアナログ信号に変換するＤ／Ａ−ンバータと、やは
り直列信号制御装ｆ１ＬＶＣ直結さ几、アナログ信号を
ディジタル化して送信部ＶＣ７７Ｉ］えるＡ／Ｄコンバ
ータと七備えたものである。
この発明においては、直列信号制御装置の受信部によっ
て伝送路の直列データを受信し、こｎに対応する並列デ
ータｔ−Ｄ／Ａコンバータに加えてアナログ１ａ号を監
視制御対象ＶＣ７１１］えると共に、結合回路の作用に
よりこの受信部ｆ’ｌ：から所定の時間ｔＨ通過後監視
制御対象からのアナログ１ａ号をＡ／Ｄコンバータでデ
ィジタル化し、次いで、直列信号制御装置の送信部によ
り直列データに変換して伝送路に送出する。
て伝送路の直列データを受信し、こｎに対応する並列デ
ータｔ−Ｄ／Ａコンバータに加えてアナログ１ａ号を監
視制御対象ＶＣ７１１］えると共に、結合回路の作用に
よりこの受信部ｆ’ｌ：から所定の時間ｔＨ通過後監視
制御対象からのアナログ１ａ号をＡ／Ｄコンバータでデ
ィジタル化し、次いで、直列信号制御装置の送信部によ
り直列データに変換して伝送路に送出する。
第１図はこの発明の一実施例の全体的な構成を示すブロ
ック図で、伝送路（８）に直列信号制御ｆｃＴ１ｔ。
ック図で、伝送路（８）に直列信号制御ｆｃＴ１ｔ。
とじてのシリアルコントローラ閣が結合さｎｌさらに、
このシリアルコントローラ閣に前述したＤ／Ａコンバー
タｗＡ２工びＶＤコンバータ瞬が直結さ九ている。
このシリアルコントローラ閣に前述したＤ／Ａコンバー
タｗＡ２工びＶＤコンバータ瞬が直結さ九ている。
第２図はシリアルコントローラ閣の詳細な構成を示すブ
ロック図で、王に、伝送路１８１）のデータ全受信して
並列データ’７ Ｄ／Ａコンバータ１ｆｆｌｌＫ加える
送信部（４１０）とｓ Ａ／”コンバーターの出力を直
列信号に変えて伝送路−に送出する送！５（４２０）と
、受信部（４１０）が受信動作し九とき、こｎｖｃ統い
て送信動作に移るべく結合回路としてのディレィ回路（
４３０）とを備えている。
ロック図で、王に、伝送路１８１）のデータ全受信して
並列データ’７ Ｄ／Ａコンバータ１ｆｆｌｌＫ加える
送信部（４１０）とｓ Ａ／”コンバーターの出力を直
列信号に変えて伝送路−に送出する送！５（４２０）と
、受信部（４１０）が受信動作し九とき、こｎｖｃ統い
て送信動作に移るべく結合回路としてのディレィ回路（
４３０）とを備えている。
また、受信部（４１０）は伝送路（３１１からのフレー
ム構成さｎｆｃデータをデータＤ１とクロツクＫに分割
する復調器（４１１）と、フレーム２よび自局のアドレ
スを検出するフレーム／アドレス検出回路（４１２）と
、このフレーム／アドレス検出Ｕ路が自局のアドレスを
検出したときに始めてクロックを送るＡＮＤゲート（４
１３）と、このＡＮＤゲート（４１３）’を通してクロ
ックを加え之とき、上記アドレスＶＣ続くデータ金人力
するシフトレジスタ（４１４）と、ＡＮＤグー） （４
１３）を通るクロック全計数するビット数カウンタ（４
１５）と、このビット数カウンタ（４１５）が次定値に
到達するとシフトレジスタ（４１すの内容をランチして
Ｄ／ａコンバーｐ Ｈｒ Ｖｃ６９込むランチ（４１６
）とＴ：構成されている。
ム構成さｎｆｃデータをデータＤ１とクロツクＫに分割
する復調器（４１１）と、フレーム２よび自局のアドレ
スを検出するフレーム／アドレス検出回路（４１２）と
、このフレーム／アドレス検出Ｕ路が自局のアドレスを
検出したときに始めてクロックを送るＡＮＤゲート（４
１３）と、このＡＮＤゲート（４１３）’を通してクロ
ックを加え之とき、上記アドレスＶＣ続くデータ金人力
するシフトレジスタ（４１４）と、ＡＮＤグー） （４
１３）を通るクロック全計数するビット数カウンタ（４
１５）と、このビット数カウンタ（４１５）が次定値に
到達するとシフトレジスタ（４１すの内容をランチして
Ｄ／ａコンバーｐ Ｈｒ Ｖｃ６９込むランチ（４１６
）とＴ：構成されている。
一方、送信部（４２０）はクロックｔ−発生する発振器
（４２１）と、ディレィ回路（４３０）の出カＩｃ工っ
てリセットさ几、その時点からクロック全計数するビッ
ト数カウンタ（４２２）と、このビット数カウンタ（４
２２）に応動して発掘器（４２１）のクロックを通ｆＡ
ＨＤゲート（４２３）と、ディレィ回路（４３０） １
７）ロード信号によりＡ／Ｄコ／パータ茜の出力全同期
用フレームコード’ Ｌ Ａ ｈ 上位コントロー５
（１）備５図ンのアドレスＡＤＤと共にロードするシフ
トレジスタ（４２４）と、ＡＮＤゲート（４２３）のク
ロックに合わせて７フトレジスタ（４２４）のＦＦ３容
を同期変調して伝送路−に送り出丁変調＠ （４２５）
とで構成さ几ている。
（４２１）と、ディレィ回路（４３０）の出カＩｃ工っ
てリセットさ几、その時点からクロック全計数するビッ
ト数カウンタ（４２２）と、このビット数カウンタ（４
２２）に応動して発掘器（４２１）のクロックを通ｆＡ
ＨＤゲート（４２３）と、ディレィ回路（４３０） １
７）ロード信号によりＡ／Ｄコ／パータ茜の出力全同期
用フレームコード’ Ｌ Ａ ｈ 上位コントロー５
（１）備５図ンのアドレスＡＤＤと共にロードするシフ
トレジスタ（４２４）と、ＡＮＤゲート（４２３）のク
ロックに合わせて７フトレジスタ（４２４）のＦＦ３容
を同期変調して伝送路−に送り出丁変調＠ （４２５）
とで構成さ几ている。
上ｇＧの如く摘成さ九たアナログ１ぎ号入出力装百に２
いて、伝送終曲ｒブｒして同期笈ＡさｆＬ、ｉ？１．デ
ータが復ｑ器（４１１）に送り込ま几ると、ここで、デ
ータＤ１とクロックＫに分割さｎフレーム／アドレス検
出回路（４１２）に送ら几る。この＠出口路μフレーム
と自局ポートのアドレスｔ−Ｓ出し、自局のアドレスに
一致したときＡＮＤゲート（４１３） ｋ開くことに工
って以後に続くデータをシフトレジスタがシフトレジス
タ（４１４）に取込’！７’Ｌ７ｔときビット数カウン
タ（４１５）はラッチ（９））七勤咋さぜると共に、フ
レーム／アドレス検出回路（４１２）に完了報告Ｋｉ加
える。かくして、ラッテ（４１６）の同容カＤ／Ａコン
バータ知！に工ってアナログ１６号に変換さｎて受信サ
イクルを終了する。
いて、伝送終曲ｒブｒして同期笈ＡさｆＬ、ｉ？１．デ
ータが復ｑ器（４１１）に送り込ま几ると、ここで、デ
ータＤ１とクロックＫに分割さｎフレーム／アドレス検
出回路（４１２）に送ら几る。この＠出口路μフレーム
と自局ポートのアドレスｔ−Ｓ出し、自局のアドレスに
一致したときＡＮＤゲート（４１３） ｋ開くことに工
って以後に続くデータをシフトレジスタがシフトレジス
タ（４１４）に取込’！７’Ｌ７ｔときビット数カウン
タ（４１５）はラッチ（９））七勤咋さぜると共に、フ
レーム／アドレス検出回路（４１２）に完了報告Ｋｉ加
える。かくして、ラッテ（４１６）の同容カＤ／Ａコン
バータ知！に工ってアナログ１６号に変換さｎて受信サ
イクルを終了する。
一方ｓ Ａ／Ｄコンバータの変換スタート指令に変換
所要時間等に応じて最適な時点がｉばｎるが、ここ′Ｃ
はｓ Ｄ／Ａコンバーメがデータを受信してからディレ
ィ回路（４３０）の遅延時間の経過後にデータを取り込
むようになっている。すなわち、１１７４回路（４３０
）のロード信号−によりＡＤＤコンバータ茜のデータは
同期用のフレームＦＬＡ、上位コントローラ（１）のア
ドレスＡＤＩ）と共にシフトレジスタ（４２４）にロー
ドさルる。ディレィ回路（４５０）がロード１Ｎ号Ｌｔ
シフトレジスタ（４２４）に加えｔ時、同時にビット数
カウンタ（４２２）に対してリセット信号Ｒ２を加える
ので、その瞬間からクロックにの計ｆｌ’を開始し、シ
フトレジスタ（４２りにデータがロードさｆＬ終った段
階でこのクロックＸとシフトレジスタ（４２４）の内容
とが変調器（５２５）に入力さ几、ここで同期変調さま
た後伝送路瞥に送り出さｎる。かくして送信サイクルを
完了する。
所要時間等に応じて最適な時点がｉばｎるが、ここ′Ｃ
はｓ Ｄ／Ａコンバーメがデータを受信してからディレ
ィ回路（４３０）の遅延時間の経過後にデータを取り込
むようになっている。すなわち、１１７４回路（４３０
）のロード信号−によりＡＤＤコンバータ茜のデータは
同期用のフレームＦＬＡ、上位コントローラ（１）のア
ドレスＡＤＩ）と共にシフトレジスタ（４２４）にロー
ドさルる。ディレィ回路（４５０）がロード１Ｎ号Ｌｔ
シフトレジスタ（４２４）に加えｔ時、同時にビット数
カウンタ（４２２）に対してリセット信号Ｒ２を加える
ので、その瞬間からクロックにの計ｆｌ’を開始し、シ
フトレジスタ（４２りにデータがロードさｆＬ終った段
階でこのクロックＸとシフトレジスタ（４２４）の内容
とが変調器（５２５）に入力さ几、ここで同期変調さま
た後伝送路瞥に送り出さｎる。かくして送信サイクルを
完了する。
第３図（ａｌは伝送路ｍｌｉ介して送り込まｎる直列デ
ータの構成を、第３図（ｂ）に伝送路１３２１を弁して
送り出される直列データの構成をそ几ぞ几示す伝送フォ
ーマットで、通常のＨＤ Ｌ Ｃ（Ｈｌｇｈ Ｌｅｖｅ
ｌ ＤａｔａＬｉｎｋ Ｃｏｎｔｒｏｌ）フォーマット
に準拠させ得、また、必要に応じてＣＲＣ（ｔｒｙｃｌ
ｉｃ Ｒｓｄｕｎｄａｎｃｙ Ｃｈｅｃｋ）の几めの冗
長ピッ）ｔ−付加して誤り検出上行って′％１工い。
ータの構成を、第３図（ｂ）に伝送路１３２１を弁して
送り出される直列データの構成をそ几ぞ几示す伝送フォ
ーマットで、通常のＨＤ Ｌ Ｃ（Ｈｌｇｈ Ｌｅｖｅ
ｌ ＤａｔａＬｉｎｋ Ｃｏｎｔｒｏｌ）フォーマット
に準拠させ得、また、必要に応じてＣＲＣ（ｔｒｙｃｌ
ｉｃ Ｒｓｄｕｎｄａｎｃｙ Ｃｈｅｃｋ）の几めの冗
長ピッ）ｔ−付加して誤り検出上行って′％１工い。
第４図ｔａ）〜（＋１）は伝送手順例を示すタイムチャ
ートで、同図（ａ）に示す工うに上位コントローラ（１
）が各ポートのデータを所定の時間々隔で送信すると各
ポートでに同図（ｂｌに示す工うにフレームコード／ア
ドレスを検出しｔ時点よりＤ／Ａコンバータを動作さぜ
１そして、同図（Ｃ）に示すように上位コントローラが
１フレ一ム分のデータ七送借し終ってからＶＤコンバー
タ■を弁じて得らｆ′Ｌ７’（データをロードすると共
に、同図＋＋１３に示すように谷ポートから上位コント
ローラ（１）に対して＆Ｄ変換データが送信さ几る。
ートで、同図（ａ）に示す工うに上位コントローラ（１
）が各ポートのデータを所定の時間々隔で送信すると各
ポートでに同図（ｂｌに示す工うにフレームコード／ア
ドレスを検出しｔ時点よりＤ／Ａコンバータを動作さぜ
１そして、同図（Ｃ）に示すように上位コントローラが
１フレ一ム分のデータ七送借し終ってからＶＤコンバー
タ■を弁じて得らｆ′Ｌ７’（データをロードすると共
に、同図＋＋１３に示すように谷ポートから上位コント
ローラ（１）に対して＆Ｄ変換データが送信さ几る。
な２、上記実施例でに上位コントローラからのポーリン
グによってデータ伝送が行なわ几る場合について説明し
九が、各ポートからデータの送信を開始する呼出応答方
式にも本発明ｔ−ｉ用することができる。
グによってデータ伝送が行なわ几る場合について説明し
九が、各ポートからデータの送信を開始する呼出応答方
式にも本発明ｔ−ｉ用することができる。
ところで、不発明は計測器、サーボアンプ等のアナログ
１ぎ号音入出力するものであるが、上記実施ｆｌＪ ｔ
−構成する頁列信号制御裟ｉ開は接点信号の入出力も可
能であることから、こ几にシーケンサ・を接続して遠隔
シーケンスｔｔｔｌＪ御にも応用し侍るものでらる。
１ぎ号音入出力するものであるが、上記実施ｆｌＪ ｔ
−構成する頁列信号制御裟ｉ開は接点信号の入出力も可
能であることから、こ几にシーケンサ・を接続して遠隔
シーケンスｔｔｔｌＪ御にも応用し侍るものでらる。
この発明は以上説明し７’Ｃ進り、受信部、送信部お工
び両者を結合する納会回路エクなる直列イぎ常開ｔＩＩ
ｌ装置と、受信部のデータ全アナログ信号に変換して監
視制御対象に加えるＤ／Ａコンバータと１監視制御対版
が出力するアナログ信号をディジタル化して送信部１１
ｖ−加えＶＤコンバータとて王喪部が構成烙几ているの
で、プログラム処理全行う従来装置に比べて、構成が著
しく簡易化さｎｌこｎｖｃ工って小形化２工び信頼性の
同上上図り得、さらに、全体をカスタムＬ８工化するこ
とも容易である。
び両者を結合する納会回路エクなる直列イぎ常開ｔＩＩ
ｌ装置と、受信部のデータ全アナログ信号に変換して監
視制御対象に加えるＤ／Ａコンバータと１監視制御対版
が出力するアナログ信号をディジタル化して送信部１１
ｖ−加えＶＤコンバータとて王喪部が構成烙几ているの
で、プログラム処理全行う従来装置に比べて、構成が著
しく簡易化さｎｌこｎｖｃ工って小形化２工び信頼性の
同上上図り得、さらに、全体をカスタムＬ８工化するこ
とも容易である。
第１図はこの発明の一実施例の全体的な構成上水すブロ
ック図、第２図は同実施例の主要な費素の詳細な構成を
示すブロック図、第３図に同実施例の動作を説明する之
めの伝送フォーマット、第４図は同実施例のｉｌ！Ｉ咋
ｔｔｉ明するｔめのタイムチャート、第５図は一般的な
遠隔監視制御系上＊すブロック図、第６図は従来のアナ
ログ店号入出力装置の構成を示すブロック図である。 （１）：上位コントローラ （２ａ）ｔ（２ｂ）ｐ−ａｔ（２ｎ）：監視制御対象（
３）：伝送路 一二直列侶号制ｉ＠装置としてのシリアルコントローラ 呻： Ｄ／Ａコンバータ 恨句：φコア １＜−タなｐ
、＠図中同一符号は同一またに相当部分を示す。
ック図、第２図は同実施例の主要な費素の詳細な構成を
示すブロック図、第３図に同実施例の動作を説明する之
めの伝送フォーマット、第４図は同実施例のｉｌ！Ｉ咋
ｔｔｉ明するｔめのタイムチャート、第５図は一般的な
遠隔監視制御系上＊すブロック図、第６図は従来のアナ
ログ店号入出力装置の構成を示すブロック図である。 （１）：上位コントローラ （２ａ）ｔ（２ｂ）ｐ−ａｔ（２ｎ）：監視制御対象（
３）：伝送路 一二直列侶号制ｉ＠装置としてのシリアルコントローラ 呻： Ｄ／Ａコンバータ 恨句：φコア １＜−タなｐ
、＠図中同一符号は同一またに相当部分を示す。
Claims (1)
- 伝送路からの直列データを並列データに変換する受信部
、並列データを直列データに変換して前記伝送路に送出
する送信部、これら迷、受信部の何れか一方が動作を完
了してから所定の時間を経過後、他方の動作を開始させ
るように両者を結合する結合回路を有する直列信号制御
装置と、前記受信部の並列データをアナログ信号に変換
して監視制御対象に加えるＤ／Ａコンバータと、前記監
視制御対象が出力するアナログ信号をディジタル信号に
変換して前記送信部の入力とするＡ／Ｄコンバータとを
具備したことを特徴とするアナログ信号入出力装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19099284A JPS6168699A (ja) | 1984-09-12 | 1984-09-12 | アナログ信号入出力装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19099284A JPS6168699A (ja) | 1984-09-12 | 1984-09-12 | アナログ信号入出力装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6168699A true JPS6168699A (ja) | 1986-04-09 |
| JPH0431158B2 JPH0431158B2 (ja) | 1992-05-25 |
Family
ID=16267061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19099284A Granted JPS6168699A (ja) | 1984-09-12 | 1984-09-12 | アナログ信号入出力装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6168699A (ja) |
-
1984
- 1984-09-12 JP JP19099284A patent/JPS6168699A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0431158B2 (ja) | 1992-05-25 |
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