JPS6169262A - フアクシミリ信号処理回路 - Google Patents
フアクシミリ信号処理回路Info
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- JPS6169262A JPS6169262A JP17750685A JP17750685A JPS6169262A JP S6169262 A JPS6169262 A JP S6169262A JP 17750685 A JP17750685 A JP 17750685A JP 17750685 A JP17750685 A JP 17750685A JP S6169262 A JPS6169262 A JP S6169262A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はファクシミリ信号処理回路、すなわちプログラ
ム記憶制御処理装置により、実時間動作するファクシミ
リ信号処理回路に関し、特に、記録部などの周辺回路と
の間で能率よく画データを転送する回路に関する。
ム記憶制御処理装置により、実時間動作するファクシミ
リ信号処理回路に関し、特に、記録部などの周辺回路と
の間で能率よく画データを転送する回路に関する。
従来のプログラム記憶制御処理装置を用いソフト主体と
した高速ファクシミＩＪ（ＧＩＩ［）の受信機の基本的
な構成は第１図の如くである。
した高速ファクシミＩＪ（ＧＩＩ［）の受信機の基本的
な構成は第１図の如くである。
変復調装置（ＭＯＤＥＭ）７を介しで受信され、ディジ
タル信号に復号化さイまたファクシミリ画データはラン
ダムアクセスメモリ（Ｒ，ＡＭ ） ３に一担格納され
、その後、原信号の２値信号に復号される。この際、記
録部への画データ転送は、ダイレクト・メそり・アクセ
ス・コントローラ（ＤＭＡＣ）１０によりＤＭＡ転送す
るのが普通である。
タル信号に復号化さイまたファクシミリ画データはラン
ダムアクセスメモリ（Ｒ，ＡＭ ） ３に一担格納され
、その後、原信号の２値信号に復号される。この際、記
録部への画データ転送は、ダイレクト・メそり・アクセ
ス・コントローラ（ＤＭＡＣ）１０によりＤＭＡ転送す
るのが普通である。
また記録部では、経済性その他から、イ走査線をいくつ
かのブロックに分け、順次記録するマトリックス駆動の
ものが多い。ところが、感熱記録では配線等の関係で、
第２図に示す如く、１走査線の記録の分割方法として、
飛び飛び（２５６画素おき）に分布した小ブロック（３
２画素）を１回の記録画素としている。この場合の記録
部の構成を第３図に示す。したがって、これをＤＭＡ転
ＤＭＡの起動はその小ブロツク毎に行なうことになる。
かのブロックに分け、順次記録するマトリックス駆動の
ものが多い。ところが、感熱記録では配線等の関係で、
第２図に示す如く、１走査線の記録の分割方法として、
飛び飛び（２５６画素おき）に分布した小ブロック（３
２画素）を１回の記録画素としている。この場合の記録
部の構成を第３図に示す。したがって、これをＤＭＡ転
ＤＭＡの起動はその小ブロツク毎に行なうことになる。
第２図の例では１回の記録動作に対して８回、１走査線
分でｆ’！ ６４回もＤＭＡの記動が必要となる。
分でｆ’！ ６４回もＤＭＡの記動が必要となる。
通常の経済性を考慮したソフト主体の受信機では、処理
時間にそれほど余裕はない。したがって、このように起
動処理の回数が増加すると、処理負担が増大し、実時間
動作が不能となってしまう問題があろた。このため、従
来、記録側に別に１走査線分のメモリを持ち、さらに、
分割記録のための画素編集回路も必要とし、繁雑、かつ
不経済でｒ： 提案することを目的とする
。
時間にそれほど余裕はない。したがって、このように起
動処理の回数が増加すると、処理負担が増大し、実時間
動作が不能となってしまう問題があろた。このため、従
来、記録側に別に１走査線分のメモリを持ち、さらに、
分割記録のための画素編集回路も必要とし、繁雑、かつ
不経済でｒ： 提案することを目的とする
。
で記録するデータの転送を１回だけのＤＭＡ起動で行な
い得るようにし、処理装置の処理負担を軽減し、かつ、
繁雑な回路も不要とすることを目的とする。
い得るようにし、処理装置の処理負担を軽減し、かつ、
繁雑な回路も不要とすることを目的とする。
本発明は上記目的を達成するため、上記ＲＡＭのアドレ
ス付加部分に、データ転送時に動作しかつアドレスを変
換する簡単な論理回路を封埋したことを特徴とする０ 〔実施例〕 以下、本発明を実施例を参照して詳細に説明する０ 第４図は本発明によるファクシミリ信号処理回路の一実
施例の構成を示す図である。同図におし）で、第１図と
同一の構成部分は同一の番号で示す。
ス付加部分に、データ転送時に動作しかつアドレスを変
換する簡単な論理回路を封埋したことを特徴とする０ 〔実施例〕 以下、本発明を実施例を参照して詳細に説明する０ 第４図は本発明によるファクシミリ信号処理回路の一実
施例の構成を示す図である。同図におし）で、第１図と
同一の構成部分は同一の番号で示す。
本実施例は同図に禿す如く、復号化さｎた画像データを
格納するＲＡＭ３のアドレス信号２３として、処理装置
のアドレスバス２２の信号を、後で詳述する論理回路１
３により論理変換して加えて与えるものであるｏなお、
この論理回路１３（Ｌ復号化してＲＡＭ３に画信号を書
き込む際には、論理変換せず、記録部への画像信号デー
タを転送する時だけ、論理変換する機能を持つものであ
る。
格納するＲＡＭ３のアドレス信号２３として、処理装置
のアドレスバス２２の信号を、後で詳述する論理回路１
３により論理変換して加えて与えるものであるｏなお、
この論理回路１３（Ｌ復号化してＲＡＭ３に画信号を書
き込む際には、論理変換せず、記録部への画像信号デー
タを転送する時だけ、論理変換する機能を持つものであ
る。
第２図に示す記録を行なう場合の論理回路１３の一実施
例の回路図を第６図に示す。また、第５図は、几ＡＭ３
の内容、ＲＡＭアドレス２３、アドレスバス２２をそれ
ぞれ示したものである。すなわち、１回で記録する画像
データを、１回のＤＭＡ起動で行なうためには、一連の
データは、ＤＭＡＣから見た場合、アドレスが連続して
いればよいＯしたがって、３２画素（４Ｂｙｔｅ）２５
６画素間隔で転送するためには第５図に示す如く、記録
部へのデータ転送の際には、アドレスバスの上位６ビツ
トを３ビツトづつ入れ換えればよい０すなわち、第６図
のような簡単な論理回路とずれがよい。第６図で、Ｒ，
ＡＭデータを記録部へＤＭＡ転送する時は、切替制御信
号２４により、切替回路２５の切替動作を制御し、切替
回路２５の各スイッチを下側に切替えることにより、ア
ドレスバスの上位６ビツトのうち３ビツトづつ入れ替え
て、Ｒ，ＡＭにアドレスが与えられる。
例の回路図を第６図に示す。また、第５図は、几ＡＭ３
の内容、ＲＡＭアドレス２３、アドレスバス２２をそれ
ぞれ示したものである。すなわち、１回で記録する画像
データを、１回のＤＭＡ起動で行なうためには、一連の
データは、ＤＭＡＣから見た場合、アドレスが連続して
いればよいＯしたがって、３２画素（４Ｂｙｔｅ）２５
６画素間隔で転送するためには第５図に示す如く、記録
部へのデータ転送の際には、アドレスバスの上位６ビツ
トを３ビツトづつ入れ換えればよい０すなわち、第６図
のような簡単な論理回路とずれがよい。第６図で、Ｒ，
ＡＭデータを記録部へＤＭＡ転送する時は、切替制御信
号２４により、切替回路２５の切替動作を制御し、切替
回路２５の各スイッチを下側に切替えることにより、ア
ドレスバスの上位６ビツトのうち３ビツトづつ入れ替え
て、Ｒ，ＡＭにアドレスが与えられる。
復号化された画像信号をＲＡＭ３に書き込む時には、切
替制御信号２４により、切替回路２５の各スイッチは上
側に閉じた状態となり、アドレスバスの内容がそのまま
ＲＡＭアドレスとして与えられる。したがって、処理装
置としては、全く、記録の画素順序を意識することなく
処理できる。
替制御信号２４により、切替回路２５の各スイッチは上
側に閉じた状態となり、アドレスバスの内容がそのまま
ＲＡＭアドレスとして与えられる。したがって、処理装
置としては、全く、記録の画素順序を意識することなく
処理できる。
このようにすることにより、ＤＭＡの起動回数を記録１
回に対して、１回だけに回数を減らすことができる。し
たｆＪ５つて処理装置の処理時間も余裕ができ、実時間
制御動作が可能となる０なお、以上の実施例の説明では
、第２図に示した記録方法を行なうものについて述べた
が、これに限定されるものではない。他の記録方法を行
なう場合の他実施例を以下に説明する〇− 走査線を何回かに分割して記録する場合、同一走査線と
はいっても、実際には紙送りの慣性つＳあるために、紙
は移動しており、各記録は少しづつずれた所に行なわｎ
る。したがって、最初のブロックの記録と最後のブロッ
クでは、かなりずれることになり画質劣化となる。その
ため、第７図に示すように、隣接するブロック（ま記録
遅れが１回分しかないような記録方法とすることが望ま
しい０ 第７図の例では、小ブロツク３２画素、同時記録画素数
２５６画素、−走査線の画素数２０４８０４８画素を示
したものである。この場合の、アドレスバス（Ａｏ−Ａ
、）、Ｒ，ＡＭアドレス、（’Ａｏ’〜Ａ７′）および
、ＲＡＭの内容の関係を示したものカＳ第８図である。
回に対して、１回だけに回数を減らすことができる。し
たｆＪ５つて処理装置の処理時間も余裕ができ、実時間
制御動作が可能となる０なお、以上の実施例の説明では
、第２図に示した記録方法を行なうものについて述べた
が、これに限定されるものではない。他の記録方法を行
なう場合の他実施例を以下に説明する〇− 走査線を何回かに分割して記録する場合、同一走査線と
はいっても、実際には紙送りの慣性つＳあるために、紙
は移動しており、各記録は少しづつずれた所に行なわｎ
る。したがって、最初のブロックの記録と最後のブロッ
クでは、かなりずれることになり画質劣化となる。その
ため、第７図に示すように、隣接するブロック（ま記録
遅れが１回分しかないような記録方法とすることが望ま
しい０ 第７図の例では、小ブロツク３２画素、同時記録画素数
２５６画素、−走査線の画素数２０４８０４８画素を示
したものである。この場合の、アドレスバス（Ａｏ−Ａ
、）、Ｒ，ＡＭアドレス、（’Ａｏ’〜Ａ７′）および
、ＲＡＭの内容の関係を示したものカＳ第８図である。
ＲＡＭから記録部へのデータ転送を行なう時の、アドレ
スバスから、ＲＡＭのアドレスへの変換は次のようにす
ればよい。
スバスから、ＲＡＭのアドレスへの変換は次のようにす
ればよい。
Ａｏ’ ＝Ａ０． Ａ１’ ＋ｘＡ１． Ａ２’ ｍＡ
５■Ａ２Ａ３’閤Ａ６■Ａ２ 冒Ａ４’ ＝ Ａ、■Ａ
２Ａ ’ ｗＡ２ 、 Ａ６’ ＝！Ａ３
、Ａフ′＝Ａ４そして、記録部へのデータ転送を行なう
時以外−は、アドレス変換は行なわζいような論理とす
る。
５■Ａ２Ａ３’閤Ａ６■Ａ２ 冒Ａ４’ ＝ Ａ、■Ａ
２Ａ ’ ｗＡ２ 、 Ａ６’ ＝！Ａ３
、Ａフ′＝Ａ４そして、記録部へのデータ転送を行なう
時以外−は、アドレス変換は行なわζいような論理とす
る。
この回路を第９図に示す。
ＲＡＭに格納されている画データを記録部へ転送すると
きは、切替制御信号２６により、信号切替回路２８ｆＪ
（動作し、各スイッチは下側に切替リアドレス変換が行
なわｎる。したがって、アドレスバス（Ａｏ−Ａ、）は
、 １回の記録データを転送するのに常に連続した値を
とることができ、ＤＭＡ起動は、１回の記録に１回だけ
で行なうことができる。このように、Ｄ ＭＡ起動回数
が減らせるため、処理装置の処理負担が軽減さｎ、実時
間動作が可能となる。
きは、切替制御信号２６により、信号切替回路２８ｆＪ
（動作し、各スイッチは下側に切替リアドレス変換が行
なわｎる。したがって、アドレスバス（Ａｏ−Ａ、）は
、 １回の記録データを転送するのに常に連続した値を
とることができ、ＤＭＡ起動は、１回の記録に１回だけ
で行なうことができる。このように、Ｄ ＭＡ起動回数
が減らせるため、処理装置の処理負担が軽減さｎ、実時
間動作が可能となる。
記録データ転送時以外は、切替制御信号２６により、信
号切替回路２８のスイッチは上側に切替り、論理変換は
行なわない。
号切替回路２８のスイッチは上側に切替り、論理変換は
行なわない。
したがって、処理装置は、記録部の記録方法を全く意識
することなく、処理動作を能率的に行なうことができる
。
することなく、処理動作を能率的に行なうことができる
。
以上述べたように、本発明によれは、プロクラム記憶制
御処理装置で実時間動作するファクシミリ受信機を能率
的に動作させる点、実施してその効果は著しい。
御処理装置で実時間動作するファクシミリ受信機を能率
的に動作させる点、実施してその効果は著しい。
なお、本発明は記録部への画データ転送に限定されるも
のではなく、必要なら送信機の読取部等からメモリへデ
ータを転送する時にも有効であることは明白である。
のではなく、必要なら送信機の読取部等からメモリへデ
ータを転送する時にも有効であることは明白である。
第１図はプログラム記憶制御装置を用いたファクシミリ
受信機の構成図、第２図は、記憶動作を説明する図、第
３図は記録部の構成例、第４図は本発明のファクシミリ
受信機の一実施例を示すブロック図、第５図は、本発明
の詳細な説明図、第６図は、本発明の一実施例の回路図
、第７図は記録動作を説明する図、第８図は本発明によ
る他の実施例の動作説明図、第９図は本発明の他の実施
例に使用される論理回路の回路図である。 １・・・ＣＰＵ、２・・・ＲＯＭ、３・・・）ＣＡＭ、
４，５・・・レジスタ、６・・・記録ヘッド、７・・・
ＭＯＤＥＭ、８・・・直列並列変換器、９・・・並列直
列変換器、１０・・・ＤＭＡＣ１１３・・・アドレス変
換胸理回路、２４．２６・・・切替制御線、２５．２８
・・・スイッチ第１図 ！ 冨 ２ 図 罰狂ｇ峻録 に：＝＝ゴコ第 ３
図 第 ４ 図 ′￥Ｊ５ 図 ′ｙｆＪｔ 図 第 ７ 図 爾 ｇＩ￥１
受信機の構成図、第２図は、記憶動作を説明する図、第
３図は記録部の構成例、第４図は本発明のファクシミリ
受信機の一実施例を示すブロック図、第５図は、本発明
の詳細な説明図、第６図は、本発明の一実施例の回路図
、第７図は記録動作を説明する図、第８図は本発明によ
る他の実施例の動作説明図、第９図は本発明の他の実施
例に使用される論理回路の回路図である。 １・・・ＣＰＵ、２・・・ＲＯＭ、３・・・）ＣＡＭ、
４，５・・・レジスタ、６・・・記録ヘッド、７・・・
ＭＯＤＥＭ、８・・・直列並列変換器、９・・・並列直
列変換器、１０・・・ＤＭＡＣ１１３・・・アドレス変
換胸理回路、２４．２６・・・切替制御線、２５．２８
・・・スイッチ第１図 ！ 冨 ２ 図 罰狂ｇ峻録 に：＝＝ゴコ第 ３
図 第 ４ 図 ′￥Ｊ５ 図 ′ｙｆＪｔ 図 第 ７ 図 爾 ｇＩ￥１
Claims (1)
- １、ファクシミリ画データを格納するランダムアクセス
メモリ、上記ランダムアクセスメモリにバスを介して接
続されたプログラム記憶制御装置と上記バスを介してダ
イレクト・メモリ・アクセスコントローラにより外部回
路とファクシミリ画データを送受する手段を持つファク
シミリ装置において、少なくとも上記ランダムアクセス
メモリのデータを転送するとき又は上記ランダムアクセ
スメモリにデータを転送する時のみに動作し、上記メモ
リのアドレスを変換する論理回路を上記ランダムアクセ
スメモリのアドレスバスに設けて構成されたことを特徴
とするファクシミリ信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17750685A JPS6169262A (ja) | 1985-08-14 | 1985-08-14 | フアクシミリ信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17750685A JPS6169262A (ja) | 1985-08-14 | 1985-08-14 | フアクシミリ信号処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6169262A true JPS6169262A (ja) | 1986-04-09 |
Family
ID=16032095
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17750685A Pending JPS6169262A (ja) | 1985-08-14 | 1985-08-14 | フアクシミリ信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6169262A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0585238U (ja) * | 1992-10-21 | 1993-11-19 | 又夫 稲葉 | 植物の鉢栽培方法 |
-
1985
- 1985-08-14 JP JP17750685A patent/JPS6169262A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0585238U (ja) * | 1992-10-21 | 1993-11-19 | 又夫 稲葉 | 植物の鉢栽培方法 |
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