JPS6170741A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS6170741A JPS6170741A JP59191566A JP19156684A JPS6170741A JP S6170741 A JPS6170741 A JP S6170741A JP 59191566 A JP59191566 A JP 59191566A JP 19156684 A JP19156684 A JP 19156684A JP S6170741 A JPS6170741 A JP S6170741A
- Authority
- JP
- Japan
- Prior art keywords
- pad
- pads
- chip
- lead
- short
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/932—Plan-view shape, i.e. in top view
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体集積回路、特にチップの外部接続端子の
接続を改良したところの半導体集積回路に関する。
接続を改良したところの半導体集積回路に関する。
半導体集積回路（以下ＩＣという）は回路素子が一つの
例えばシリコンなどの半導体のチップ内に作り込まれ、
チップ上面（ζ設けられた外部接続端子（以下バッドと
いう）をパッケージの外部リード端子（以下ピンという
）と例えばアルミニウムなどのリード線で接続すること
によ）集積回路装置としてでき上る。
例えばシリコンなどの半導体のチップ内に作り込まれ、
チップ上面（ζ設けられた外部接続端子（以下バッドと
いう）をパッケージの外部リード端子（以下ピンという
）と例えばアルミニウムなどのリード線で接続すること
によ）集積回路装置としてでき上る。
これまでＩＣは必要とする回路機能毎にチップを形成し
、一方１４ 、１６ビンＤＩＰ （デュアルインライン
パッケージ）のように標準化されているパッケージに合
せて、チップのパッドとビンとの接続パターンを定めて
いた。従ってこの接続パターンはｔ！ぼテップ毎に定ま
）あまυ問題となることはなかった。しかしながら最近
に至り、ＩＣの実装密度向上及び発熱対策等のため同一
のチップを数種のパンケージに実装しなければならなく
なった。パッケージの種類によりチップのレイアウトを
変えることは開発時間。
、一方１４ 、１６ビンＤＩＰ （デュアルインライン
パッケージ）のように標準化されているパッケージに合
せて、チップのパッドとビンとの接続パターンを定めて
いた。従ってこの接続パターンはｔ！ぼテップ毎に定ま
）あまυ問題となることはなかった。しかしながら最近
に至り、ＩＣの実装密度向上及び発熱対策等のため同一
のチップを数種のパンケージに実装しなければならなく
なった。パッケージの種類によりチップのレイアウトを
変えることは開発時間。
コストの面等から不利である。
特開昭５８−１８２８４１号は、同一チップを数種のビ
ン数の違うパッケージに実装出来るように考案されたも
のであるが、パッケージのリード端子の取り出し方が、
チップの取シ付は面から取り出す場合、チップの取シ付
は面の反対側から取り出す場合のチップの共通化の対策
がなされていなく、この改善か必要である。
ン数の違うパッケージに実装出来るように考案されたも
のであるが、パッケージのリード端子の取り出し方が、
チップの取シ付は面から取り出す場合、チップの取シ付
は面の反対側から取り出す場合のチップの共通化の対策
がなされていなく、この改善か必要である。
第１図、第２図はかかる一従来例の同一チップのパッド
とパッケージのビンとの接続を示すパターン図である。
とパッケージのビンとの接続を示すパターン図である。
又第３図、第４図は第１図及び第２図の断面を示ｌ−て
いる。第１図と第２図は同一のチップ２９を第３図、第
４図の断面のようにパッケージに実装されている。この
場合、第３図、第４図を同一の所に実装する場合、リー
ドから面から見てパッケージのリード端子番号を付ける
と１〜２８となる。ここでパッド１４を電源、パッド１
をＧＮＤｌ 、パッド２８をＧＮＤ ２とし、第１図、
第２図をリード端子で比較すると、第１図はパッド１の
ＧＮＤ １がリード２８に、パッド２８のＧＮＤ２がＩ
Ｊ−ド１に反転している。又、パッド１４の電源がリー
ド１５の信号リードへ、リード１４の電源用リードにパ
ッド１５の信号バッドに接続される。このため第１図、
第２図を実装するために用意された基板上では共通の電
源、 ＧＮＤが使用出来ず、第１図、第２図のパッケー
ジを実装するためには別々の基板を用意する必要がある
。
いる。第１図と第２図は同一のチップ２９を第３図、第
４図の断面のようにパッケージに実装されている。この
場合、第３図、第４図を同一の所に実装する場合、リー
ドから面から見てパッケージのリード端子番号を付ける
と１〜２８となる。ここでパッド１４を電源、パッド１
をＧＮＤｌ 、パッド２８をＧＮＤ ２とし、第１図、
第２図をリード端子で比較すると、第１図はパッド１の
ＧＮＤ １がリード２８に、パッド２８のＧＮＤ２がＩ
Ｊ−ド１に反転している。又、パッド１４の電源がリー
ド１５の信号リードへ、リード１４の電源用リードにパ
ッド１５の信号バッドに接続される。このため第１図、
第２図を実装するために用意された基板上では共通の電
源、 ＧＮＤが使用出来ず、第１図、第２図のパッケー
ジを実装するためには別々の基板を用意する必要がある
。
この発明の目的とするところは上記の如き従来の問題点
を除去するものであシ、パッケージのリード端子の取シ
出し方が、チップの取シ付は面から取シ出す場合、チッ
プの取シ付は面の反対から取シ出す場合のチップの共通
化ができるという効果を有する半導体集積回路を提供す
ることにある。
を除去するものであシ、パッケージのリード端子の取シ
出し方が、チップの取シ付は面から取シ出す場合、チッ
プの取シ付は面の反対から取シ出す場合のチップの共通
化ができるという効果を有する半導体集積回路を提供す
ることにある。
この発明の特徴とするところは、パッケージのリード端
子の取）出し方が、チップの＊ｂ付は面から取り出す場
合、チップの取り付は面の反対側から取シ出す場合のチ
ップ共通化の為に、チップ上のパッドの配置を少なくと
も一つのパッドの両隣に接するパッドどうしが短絡され
て１つのパッドの役目をする。又隣接するパッドの内、
少なくとも四つのパッドが一つおきに短絡され二つのパ
ッドとしてなることにある。
子の取）出し方が、チップの＊ｂ付は面から取り出す場
合、チップの取り付は面の反対側から取シ出す場合のチ
ップ共通化の為に、チップ上のパッドの配置を少なくと
も一つのパッドの両隣に接するパッドどうしが短絡され
て１つのパッドの役目をする。又隣接するパッドの内、
少なくとも四つのパッドが一つおきに短絡され二つのパ
ッドとしてなることにある。
次に本発明の実施例につき図面を用いて詳細に説明する
。
。
第５図、第６図は、本発明の一実施例である半導体集積
回路を示してあり、チップ２９のパッド３０とパッケー
ジのビン３２とのリード線５１による接続を示すパター
ン図である。この実施例は本発明を第１図、第２図に示
した従来のＩＣに適用したもので、参照数字も同じもの
については同一にしである。なお簡略化のためパッド３
０とパッド３２の番号は一部省略しである。
回路を示してあり、チップ２９のパッド３０とパッケー
ジのビン３２とのリード線５１による接続を示すパター
ン図である。この実施例は本発明を第１図、第２図に示
した従来のＩＣに適用したもので、参照数字も同じもの
については同一にしである。なお簡略化のためパッド３
０とパッド３２の番号は一部省略しである。
従来例第１図に対応する本発明の実施例が第５図に示し
である。又従来例第２図に対応する本発明の実施例が第
６図に示しである。
である。又従来例第２図に対応する本発明の実施例が第
６図に示しである。
以下この第５図、第６図の実施例が第１図。
第２図の従来例と異なる点は、Ｍｌ源、ＧＮＤを共通化
出来るようにするため、パッド１に隣接スるパッド二つ
を短絡してパッド２８にすること及び、パッド１５の隣
接するパッド二つを短絡してパッド１４にすることであ
る。そして第５図のビンへの接続はパッド１はリード線
３１でビン１ヘパツド１の隣接する左のパッド２８はリ
ード線３１テヒン２８ヘパツド１５はリード線３１でビ
ン１５へ、パッド１５の隣接する右のパッド１４はリー
ド線５１でビン１；４へ接続される。又第６図のビンへ
の接続は、パッド１はリード線３１でビン１へ、パッド
１の隣接する右のパッド２８はリード線３１でビン２８
へ、パッド１５はリード１ｆ！Ａ３１でビン１５へ、パ
ッド１５のＩＪ接する左のパッド１４はＩＪ−ド線３１
でビン１４へ接続される。以上より第５図、第６図のリ
ード取り付は面から見た電源。
出来るようにするため、パッド１に隣接スるパッド二つ
を短絡してパッド２８にすること及び、パッド１５の隣
接するパッド二つを短絡してパッド１４にすることであ
る。そして第５図のビンへの接続はパッド１はリード線
３１でビン１ヘパツド１の隣接する左のパッド２８はリ
ード線３１テヒン２８ヘパツド１５はリード線３１でビ
ン１５へ、パッド１５の隣接する右のパッド１４はリー
ド線５１でビン１；４へ接続される。又第６図のビンへ
の接続は、パッド１はリード線３１でビン１へ、パッド
１の隣接する右のパッド２８はリード線３１でビン２８
へ、パッド１５はリード１ｆ！Ａ３１でビン１５へ、パ
ッド１５のＩＪ接する左のパッド１４はＩＪ−ド線３１
でビン１４へ接続される。以上より第５図、第６図のリ
ード取り付は面から見た電源。
ＧＮＤは共通化されることになっている。
以上の説明は、ＩＣチップとしてパッドが５０個、パッ
ケージとしてビン数が２８個のものにっｂて行なったけ
れども、本発明はこれらの実施例に限定されることなく
、一般に任意の複数のパンケージを有するＩＣに適用さ
れることは言うまでもない。
ケージとしてビン数が２８個のものにっｂて行なったけ
れども、本発明はこれらの実施例に限定されることなく
、一般に任意の複数のパンケージを有するＩＣに適用さ
れることは言うまでもない。
（発明の効果〕
以上詳細に説明したとおり、本発明にあっては次の如き
効果を得ることが出来る。
効果を得ることが出来る。
１、チップの中で少なくとも一つのパッドの両隣に接す
るパッドどうしが短絡されて一つのノくラドとなってい
るためチップをパッケージに取シ付はリードにリード線
でパッドよシ信号を取シ出す場合、数種のパッケージに
おいて共通化が可能となる。又チップの共通化となる効
果を有している。
るパッドどうしが短絡されて一つのノくラドとなってい
るためチップをパッケージに取シ付はリードにリード線
でパッドよシ信号を取シ出す場合、数種のパッケージに
おいて共通化が可能となる。又チップの共通化となる効
果を有している。
第１〜第２図は従来例の構成図、第５〜第６図は本発明
の一実施例のＩＣのチップの外部接続端子とパッケージ
ピンとの接続を示すパターン図、第６図は第１図、第５
図の断面図、第４図は第２図、第６図の断面図である。 ２９・・・チップ、３０・・・外部接続端子、３１・・
・リード線、５２・・外部リード端子。
の一実施例のＩＣのチップの外部接続端子とパッケージ
ピンとの接続を示すパターン図、第６図は第１図、第５
図の断面図、第４図は第２図、第６図の断面図である。 ２９・・・チップ、３０・・・外部接続端子、３１・・
・リード線、５２・・外部リード端子。
Claims (1)
- １、チップ上の周辺に沿って外部接続端子を設けた半導
体集積回路において、前記外部接続端子の中、少なくと
も一つの外部接続端子の両隣に接する外部接続端子どう
しが短絡されて一つの外部接続端子になること、及び前
記隣接する外部接続端子の内、少なくとも四つの外部接
続端子が１つおきに短絡され二つの外部接続端子として
なることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59191566A JPS6170741A (ja) | 1984-09-14 | 1984-09-14 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59191566A JPS6170741A (ja) | 1984-09-14 | 1984-09-14 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6170741A true JPS6170741A (ja) | 1986-04-11 |
Family
ID=16276799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59191566A Pending JPS6170741A (ja) | 1984-09-14 | 1984-09-14 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6170741A (ja) |
-
1984
- 1984-09-14 JP JP59191566A patent/JPS6170741A/ja active Pending
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