KR19990061140A - 멀티칩 테스트를 위한 반도체 칩의 패드 배치 방법 - Google Patents

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Abstract

본 발명은 멀티칩 테스트를 위한 반도체 칩의 패드 배치 방법에 관한 것이다. 본 발명의 패드 배치 방법은 웨이퍼 테스트용 패드와 본딩용 패드를 일부 분리하여 배치함으로써 웨이퍼 테스트시에 멀티칩 테스트가 가능하도록한다. 이를 위하여, 반도체 칩의 장변 및 단변에 복수개의 패드를 분리 배치하고, 단변에 배치되는 다수개의 패드는 상기 장변에 배치된 패드와 중복하여 배치한다.

Description

멀티칩 테스트를 위한 반도체 칩의 패드 배치 방법
본 발명은 멀티칩 테스트를 위한 반도체 칩의 패드 배치 방법에 관한 것으로, 특히 웨이퍼 테스트용 패드와 본딩용 패드를 일부 분리하여 배치함으로써 웨이퍼 테스트시에 멀티칩 테스트가 가능하도록한 반도체 칩의 패드 배치 방법에 관한 것이다.
종래의 경우에는 반도체 소자를 형성하는 칩 사이즈가 충분하였기 때문에 패드를 칩의 장변 (또는 단변) 에만 배열하여도 멀티칩 테스트가 가능하였다. 그러나, 기술의 발달로 인하여 칩 사이즈가 줄어들면서 칩을 패키지하기 위한 리드 프레임의 폭 및 간격도 짧아지게 되었다. 이로 인하여, 칩의 장변 (또는 단변) 에만 패드를 배치하여서는 리드 프레임 설계가 매우 어렵게 되었다.
이러한 단점을 해결하기 위하여 종래에는 패드 배열을 칩의 장변 및 단변을 모두 이용하여 리드 프레임을 분산하여 배치하였다. 그러나, 이러한 종래의 경우에 있어서, 웨이퍼상에서 칩을 테스트하기 위해 필요한 프로우브 카드 제작시 프로우브 팁 배열상의 어려움으로 인하여 멀티칩용으로의 제작이 어려웠다.
이하, 도면을 참조하여 이러한 종래의 문제점을 설명하겠다.
도 1 은 종래의 패드 배치에 의한 프로우브 팁의 구성도이다.
도시된 바와 같이, 프로우브 팁이 상하로 배치되어 있다. 따라서, 멀티칩 테스트는 가로방향으로만 멀티 테스트가 가능하다. 그 이유를 도 2 를 참조하여 설명하겠다.
도 2 는 종래의 패드 배치를 갖는 복수개의 칩에 대한 멀티 테스트를 위한 프로우브 팁의 구성도이다.
도시된 바와같이, 가로 및 세로 방향으로 배치하여 테스트하는 경우에, 예를 들어, A 칩의 프로우브 팁 (1) 과 E 칩의 프로우브 팁 (2) 이 단락되어 정상적인 테스트를 수행하기가 어렵다. 이러한 경우, 가로 방향으로의 개수만 증가시키면 더 많은 멀티칩 테스트가 가능하지만 이 경우 신호 라인의 길이가 길어져서 잡음이 과다하게 발생되고 이 때문에 가로 방향의 개수는 그 수가 한정될 수 밖에 없다.
본 발명은 상기한 문제점을 해결하기 위한 것으로, 웨이퍼 테스트용 패드와 본딩용 패드를 일부 분리하여 형성하고, 웨이퍼 테스트용 패드는 칩의 대칭되는 두변에만 배치하며, 본딩용 패드는 칩의 장변과 단변에 분산 배치하는 방법을 제공하는 것을 그 목적으로 한다.
도 1 은 종래의 패드 배치를 갖는 칩에 대한 프로우브 팁의 구성도.
도 2 는 종래의 패드 배치를 갖는 복수개의 칩에 대한 멀티 테스트를 위한 프로우브 팁의 구성도.
도 3 은 본 발명에 의한 패드 배치를 칩에 대한 프로우브 팁의 구성도.
도 4 는 본 발명에 의한 패드 배치를 갖는 복수개의 칩에 대한 멀티 테스트를 위한 프로우브 팁의 구성도.
도 5 는 본 발명에 의한 패드 배치를 이용하여 실제 본딩을 구현한 칩의 평면도.
도 6 은 본 발명에 의한 패드 배치시 본딩용 패드와 테스트용 패드의 연결 관계를 나타내는 회로도.
* 도면의 주요 부분에 대한 부호의 설명 *
1, 2 : 프로우브 팁
3 : 웨이퍼 테스트용 패드
상기한 본 발명의 목적을 달성하기 위해, 본 발명에 따른 웨이퍼 테스트를 위한 멀티 테스트용 패드와 본딩 결합을 위한 본딩용 패드를 구분하여 배치한 멀티칩 테스트를 위한 반도체 칩의 패드 배치 방법은 상기 반도체 칩의 장변 및 단변에 복수개의 패드를 분리 배치하고, 상기 반도체 칩의 단변에는 상기 장변에 배치된 패드중의 일부 패드와 중복되는 상기 본딩용 패드를 배치하는 것을 특징으로하는 멀티칩 테스트를 위한 반도체 칩의 패드 배치 방법을 제공한다.
상기 장변과 단변에 중복되어 배치된 패드는 웨이퍼상에서의 멀티 테스트용으로 사용된다. 또한, 상기 단변에 배치된 패드는 본딩용 패드로만 사용된다.
상기 장변과 단변에 중복되어 배치된 다수개의 패드중에서 상기 장변에 배치된 패드는 웨이퍼상에서의 멀티 테스트용으로만 사용된다.
이하에 본 발명에 따른 멀티칩 테스트를 위한 반도체 칩의 패드 배치 방법을 첨부된 도면을 참조하여 상세하게 설명한다.
도 3 은 본 발명에 의한 패드 배치를 칩에 대한 프로우브 팁의 구성도이다.
도시된 바와같이, 칩의 단변에 위치한 좌.상의 3 개 패드는 칩의 장변 위쪽에, 좌.하의 3 개 패드는 장변의 아래쪽에, 우.상의 3 개 패드는 장변의 위쪽에, 위.하의 3 개 패드는 장변의 아래쪽에 배치시킴으로써, 웨이퍼 테스트시에는 장변의 패드만을 사용하고 패키지 본딩시에는 웨이퍼 테스트시에 사용한 복수개의 패드 (3) 를 제외한 나머지 모든 패드를 본딩 패드로 사용한다. 즉, 상기 단변과 장변에 중복되어 배치된 동일 기능의 패드중에서 단변의 패드는 단지 본딩 패드로만 이용된다.
상기 단변의 상변 좌우에 각각 배치된 3 개의 패드와, 단변의 하부 좌우에 각각 배치된 3 개의 패드는 단지 예시적인 경우이다. 따라서, 필요한 경우에는 그 할당되는 패드의 수를 임의로 조절 할 수 있다. 또한, 도 3 의 반도체 칩은 메모리 소자로 가정하여 예시하였지만, 메모리 소자 이외의 모든 집적 회로에의 적용이 가능하다.
도 3 의 반도체 칩에 대한 멀티칩 테스트 방법을 도 4 를 참조하여 설명하겠다.
도 4 는 본 발명에 의한 패드 배치를 갖는 복수개의 칩에 대한 멀티 테스트를 위한 프로우브 팁의 구성도이다.
도시된 바와같이, 종래의 경우와는 달리, 프로우브 카드를 사용하여 도 3 의 칩의 다수개를 테스트하는 경우에, 프로우브 팁 라인간의 단락 문제가 해결될 뿐만 아니라, 가로 및 세로 방향의 멀티 테스트가 가능하게 된다.
도 5 는 본 발명에 의한 패드 배치를 이용하여 실제 본딩을 구현한 칩의 평면도이다.
도시된 바와같이, 패키지 본딩 시에는 도 4 에서 사용하지 않았던 단변의 패드를 사용하고 있다. 이 때문에, 패키지시의 리드 프레임의 선폭 및 선 간격에 대한 충분한 마아진을 가질 수 있다. 또한, 웨이퍼 테스트시 사용되었던 장변의 패드 중에서 단변의 패드와 기능이 중복되는 패드는 본딩 패드로 사용되지 않고 있다.
이렇게 장변과 단변에 중복된 패드의 실질적 연결관계를 도 6 을 참조하여 기술하겠다.
도 6 은 본 발명에 의한 패드 배치시 본딩용 패드와 테스트용 패드의 연결 관계를 나타내는 회로도이다.
도시된 바와같이, 테스트용 패드는 휴즈를 통하여 반도체 칩의 내부 회로와 연결되어 있고, 본딩용 패드는 반도체 칩의 내부 회로와 직접 연결되어 있다. 이 휴즈는 멀티칩 테스트가 완료된 후 웨이퍼 리페어 장비에 의하여 절단되게 된다. 따라서, 패키지 내에서는 입력 커패시턴스는 종래의 경우와 차이가 없다. 즉, 외부 입력신호에 대한 전체적인 부하는 종래의 경우와 전혀 차이가 없다.
이상에서 설명한 본 발명 방법에 의하면, 웨이퍼 테스트용 패드가 장변에 다수개 배치되어야 함으로 전체 패드의 개수가 증가하게 된다. 그러나, 웨이퍼 테스트용 패드는 단지 테스트만을 위한 것이므로, 예를들어, 반도체 칩의 내부 회로를 보호하기 위한 입력 보호 회로 등을 이 테스트용 패드와 연결시켜 구현할 이유가 없기 때문에 본딩용 패드 정도의 넓은 레이아웃 면적을 필요로 하지 않는다. 또한, 복수개의 연결로 인한 입력 커패시턴스의 증가가 추가로 예상되나 웨이퍼 테스트가 완료되면 레이저 리페어 장비로 도 6 의 휴즈를 절단하기 때문에 실제 패키지 내에서는 입력 커패시턴스의 증가없이 사용할 수 있다. 즉, 전체적인 부하 또는 패드 차지 면적은 사실상 종래의 경우와 전혀 차이가 없다.
상기한 본 발명은 본딩 패드와 테스트용 패드를 일부 중복 분리함으로써, 웨이퍼상에서의 멀티 테스트가 가능하도록하여 웨이퍼를 테스트 비용을 크게 줄일 수 있으며 전체 생산 원가도 낮출 수 있다.

Claims (6)

  1. 웨이퍼 테스트를 위한 멀티 테스트용 패드와 본딩 결합을 위한 본딩용 패드를 구분하여 배치한 멀티칩 테스트를 위한 반도체 칩의 패드 배치 방법에 있어서,
    상기 반도체 칩의 장변 및 단변에 복수개의 패드를 분리 배치하고,
    상기 반도체 칩의 단변에는 상기 장변에 배치된 패드중의 일부 패드와 중복되는 상기 본딩용 패드를 배치하는 것을 특징으로하는 멀티칩 테스트를 위한 반도체 칩의 패드 배치 방법.
  2. 제 1 항에 있어서, 상기 칩의 단변에 위치한 좌.상의 패드는 칩의 장변 위쪽에, 좌.하의 패드는 칩의 장변 아래쪽에, 우.상의 패드는 칩의 장변의 위쪽에, 위.하의 패드는 칩의 장변의 아래쪽에 배치시킴으로써, 웨이퍼 테스트시에는 상기 장변의 패드만을 사용하고 패키지 본딩시에는 웨이퍼 테스트시에 상기 단변의 패드와 중복되는 상기 장변의 패드를 제외한 나머지 모든 패드를 본딩 패드로 사용하는 것을 특징으로하는 멀티칩 테스트를 위한 반도체 칩의 패드 배치 방법.
  3. 제 1 항에 있어서, 상기 장변에 배치된 패드는 상기 멀티 테스트용 패드로만 사용되는 것을 특징으로하는 멀티칩 테스트를 위한 반도체 칩의 패드 배치 방법.
  4. 제 1 항에 있어서, 상기 장변과 단변에 중복되어 배치된 패드중에서 상기 장변에 배치된 패드는 웨이퍼상에서의 멀티 테스트용으로만 사용되는 것을 특징으로하는 멀티칩 테스트를 위한 반도체 칩의 패드 배치 방법.
  5. 제 4 항에 있어서, 상기 장변에 배치된 멀티 테스트용 패드와 반도체 칩의 내부 회로는 휴즈로 연결되는 것을 특징으로하는 멀티칩 테스트를 위한 반도체 칩의 패드 배치 방법.
  6. 제 5 항에 있어서, 상기 휴즈는 멀티칩 테스트가 완료된 후 절단되는 것을 특징으로하는 멀티칩 테스트를 위한 반도체 칩의 패드 배치 방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
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KR100821095B1 (ko) * 2005-12-28 2008-04-10 동부일렉트로닉스 주식회사 반도체 테스트장치 및 그 테스트방법
US7782688B2 (en) 2007-01-10 2010-08-24 Samsung Electronics Co., Ltd. Semiconductor memory device and test method thereof
US8680524B2 (en) 2010-07-01 2014-03-25 Samsung Electronics Co., Ltd. Method of arranging pads in semiconductor device, semiconductor memory device using the method, and processing system having mounted therein the semiconductor memory device

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