JPS6170759A - 半導体立体回路素子の製造方法 - Google Patents
半導体立体回路素子の製造方法Info
- Publication number
- JPS6170759A JPS6170759A JP59191675A JP19167584A JPS6170759A JP S6170759 A JPS6170759 A JP S6170759A JP 59191675 A JP59191675 A JP 59191675A JP 19167584 A JP19167584 A JP 19167584A JP S6170759 A JPS6170759 A JP S6170759A
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- JP
- Japan
- Prior art keywords
- single crystal
- film
- gate electrode
- dimensional circuit
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、各能動層用の単結晶シリコン膜。
ゲート絶は膜用の単結晶スピネル膜、単結晶ゲート電極
、単結晶配線層および単結晶層間絶縁膜を順次積層して
半導体立体回路素子を形成する半導体立体回路素子の製
造方法１ｃｉｄｌする。
、単結晶配線層および単結晶層間絶縁膜を順次積層して
半導体立体回路素子を形成する半導体立体回路素子の製
造方法１ｃｉｄｌする。
一般だ、半導体薄膜、電極および兄線用薄膜。
絶縁用薄膜を交互に積層して立体的な回路素子を形成し
、回路の高密度化、高集積化を図ることが行なわれてい
るが、特性の優れた半導体立体回路素子を得るために、
従来前記素子を慣成する各材５ｇ−２２９７６４号の明
細書および図面に記載のものがあり、この方法について
説明する。
、回路の高密度化、高集積化を図ることが行なわれてい
るが、特性の優れた半導体立体回路素子を得るために、
従来前記素子を慣成する各材５ｇ−２２９７６４号の明
細書および図面に記載のものがあり、この方法について
説明する。
まず第２図（ａ） ’ｉＣ示すように、シリコン基板（
１）上にシリコン酸化膜（２）を拡散マスクとして不純
物をち、同図（ｂ）ＶＣ示すように、ゲート絶縁膜とし
ての単結晶スピネル膜（５）を形成し、スピネル膜（５
）ニコニイ′り）クトホール（６）を形成したのち、同
図（Ｃ）に示すよう１に、スピネル膜（５）上およびコ
ンタクトホール（６）、Ｆｈ：にゲート電極および配線
層としての所定パターンの単結晶シリコン薄膜（７）を
形成する。
１）上にシリコン酸化膜（２）を拡散マスクとして不純
物をち、同図（ｂ）ＶＣ示すように、ゲート絶縁膜とし
ての単結晶スピネル膜（５）を形成し、スピネル膜（５
）ニコニイ′り）クトホール（６）を形成したのち、同
図（Ｃ）に示すよう１に、スピネル膜（５）上およびコ
ンタクトホール（６）、Ｆｈ：にゲート電極および配線
層としての所定パターンの単結晶シリコン薄膜（７）を
形成する。
の工程を繰り返して立体溝造のＭＯＳトランジスタを製
造するものである。
造するものである。
ところがこの場合、ソース領域（３）およびドレイン領
域（４）を形成する際、シリコン酸化膜（２）を拡散マ
スクとしたため、ソース領域（３）およびドレイン領域
（４）を形成したのち、シリコン酸化膜（２）を除去す
る必要があり、シリコン酸化膜（２）を除去すると、Ｐ
Ｎ接合部分が露出することになり、当該ＰＮ接合部分が
汚染され易い状態に置かれることになるため、ＰＮ５合
部分の接合特性が汚染によるリーク電流等により不安定
になる可能性が非常に高いといを形成するため、ゲート
電極がソース、ドレイン領域（３） ｌ ＜４）に被る
ように、すなわちソース、ドレイン領域（３１＃ （４
）に十分に重なるように、シリコン薄膜（７）の形成パ
ターンにある程度余裕を見込んでシリコン薄膜（７）を
形成する必要があるが、シリコン薄膜（７）のゲート電
極部分とソース、ドレイン領域（ａ） ＊ （４）との
重なりが大きくなり過ぎて寄生容量が増加し、ＭＯＳト
ランジスタの動作速度の低下を招くという問題がある。
域（４）を形成する際、シリコン酸化膜（２）を拡散マ
スクとしたため、ソース領域（３）およびドレイン領域
（４）を形成したのち、シリコン酸化膜（２）を除去す
る必要があり、シリコン酸化膜（２）を除去すると、Ｐ
Ｎ接合部分が露出することになり、当該ＰＮ接合部分が
汚染され易い状態に置かれることになるため、ＰＮ５合
部分の接合特性が汚染によるリーク電流等により不安定
になる可能性が非常に高いといを形成するため、ゲート
電極がソース、ドレイン領域（３） ｌ ＜４）に被る
ように、すなわちソース、ドレイン領域（３１＃ （４
）に十分に重なるように、シリコン薄膜（７）の形成パ
ターンにある程度余裕を見込んでシリコン薄膜（７）を
形成する必要があるが、シリコン薄膜（７）のゲート電
極部分とソース、ドレイン領域（ａ） ＊ （４）との
重なりが大きくなり過ぎて寄生容量が増加し、ＭＯＳト
ランジスタの動作速度の低下を招くという問題がある。
そこでこの発明は、素子のＰＮ接合部分の露出による汚
染を防止し、寄生容量の低減を図るようにしたものであ
る。
染を防止し、寄生容量の低減を図るようにしたものであ
る。
この発明は、単結晶シリコン膜、単結晶スピネル膜、単
結晶ゲート電極、単結晶配線層および単結晶層間絶縁膜
を順次積層して形成する半導体立体回路素子の製造方法
において、前記単結晶スピネル膜上に前記単結晶ゲート
電極を形成する工程と、前記単結晶ゲート電極を形成し
た前記単結晶スピネル膜のソース、ドレインの形成領域
以外ノイオンを注入してソース領域、ドレイン領域を形
成する工程と、前記材料層を除去して所定パターンの単
結晶配線層を形成する工程とを含むことを特徴とする半
導体立体回路素子の製造方法である。
結晶ゲート電極、単結晶配線層および単結晶層間絶縁膜
を順次積層して形成する半導体立体回路素子の製造方法
において、前記単結晶スピネル膜上に前記単結晶ゲート
電極を形成する工程と、前記単結晶ゲート電極を形成し
た前記単結晶スピネル膜のソース、ドレインの形成領域
以外ノイオンを注入してソース領域、ドレイン領域を形
成する工程と、前記材料層を除去して所定パターンの単
結晶配線層を形成する工程とを含むことを特徴とする半
導体立体回路素子の製造方法である。
つぎに、この考案の作用について説明すると、Ｌ’Ｓ
ｒＭ品シリコン膜上の単結晶スピネル膜上に単結晶ゲー
ト１′：Ｌ極を形成したのち、不純物イオンの注入によ
り単結晶シリコシ膜にソース領域、ドレイン領域を形成
するため、ソース、ドレイン領域の形成後［ＰＮ接合部
分が露出することがなり、シカ）も注入イオンの横方向
へのはみ出しがな（まため、ソース領域、ドレイン領域
とゲート絶縁膜との重なりが非常に小さくなる。
ｒＭ品シリコン膜上の単結晶スピネル膜上に単結晶ゲー
ト１′：Ｌ極を形成したのち、不純物イオンの注入によ
り単結晶シリコシ膜にソース領域、ドレイン領域を形成
するため、ソース、ドレイン領域の形成後［ＰＮ接合部
分が露出することがなり、シカ）も注入イオンの横方向
へのはみ出しがな（まため、ソース領域、ドレイン領域
とゲート絶縁膜との重なりが非常に小さくなる。
つぎに、この考案を、ＭＯＳトランジスタを製造する場
合の１実施例を示した第１図とともに詳細に説明する。
合の１実施例を示した第１図とともに詳細に説明する。
まず、＠１図（ａ）に示すように、最下層の能カリ用単
結晶シリコン膜であるＮ形の単結晶シリコン縁・、膜ｒ
としての厚さ５００＾の単結晶スピネル膜Ｑυ桟相エピ
タキシャル成長させ、その後シランガス（Ｓｉ−Ｈ＜）
の熱分解によりスピネル膜Ｑｌ）ｋに厚さ３０００Ａの
単結晶シリコン膜を成長させ、当該単結晶シリコン膜を
所定形状にドライエツチングして同図中）に示すような
単結晶のゲート電極＠を形成する。
結晶シリコン膜であるＮ形の単結晶シリコン縁・、膜ｒ
としての厚さ５００＾の単結晶スピネル膜Ｑυ桟相エピ
タキシャル成長させ、その後シランガス（Ｓｉ−Ｈ＜）
の熱分解によりスピネル膜Ｑｌ）ｋに厚さ３０００Ａの
単結晶シリコン膜を成長させ、当該単結晶シリコン膜を
所定形状にドライエツチングして同図中）に示すような
単結晶のゲート電極＠を形成する。
つぎに、第１図（ｃ）Ｋ示すように、スピネル膜Ｑｌｌ
ノフィール）’領域、ｔなわちソース、ドレインの：＋
−ＦｔｃＪ’域以外の領域に不純物イオンの注入に対し
て阻止効果を有するレジスト等の材料層αＪを形成し、
スピネル膜αＱの表面にマスクを形成したのち、スピネ
ル膜αＤの表面のゲート電極（ロ）および材料層α３以
外の領域を介し、１ｃｍ当りｌ×１０ 個のボロン等の
不純物イオンを５０〜１００ＫｅＶに加速してシリコン
基板αＱに注入し、シリコン基板θＧにソース領域（ロ
）およびドレイン領域Ｑｅを形成する。
ノフィール）’領域、ｔなわちソース、ドレインの：＋
−ＦｔｃＪ’域以外の領域に不純物イオンの注入に対し
て阻止効果を有するレジスト等の材料層αＪを形成し、
スピネル膜αＱの表面にマスクを形成したのち、スピネ
ル膜αＤの表面のゲート電極（ロ）および材料層α３以
外の領域を介し、１ｃｍ当りｌ×１０ 個のボロン等の
不純物イオンを５０〜１００ＫｅＶに加速してシリコン
基板αＱに注入し、シリコン基板θＧにソース領域（ロ
）およびドレイン領域Ｑｅを形成する。
そして、ソース、ドレイン′頂咳’１４）、Ｑυを形成
したのち、材料層（至）を除去し、ドライ１ノチング等
により、第１図（ｄ）に示すように、ソース領域α４゜
ドレイン頃域’１１上のスピネル膜ａυにコンタクトホ
ールＯＱを形成し、その後ＳｉＨ４の熱分５％ ＶＣよ
りスピネル膜αυ上およびコンタクトホールαｅ内に単
結たスピネル膜αυ上に単結晶スピネル膜からなる層シ
リコン膜を形成し、以後前記の工程を繰り返して立体溝
造のＭＯＳトランジスタを製造する。
したのち、材料層（至）を除去し、ドライ１ノチング等
により、第１図（ｄ）に示すように、ソース領域α４゜
ドレイン頃域’１１上のスピネル膜ａυにコンタクトホ
ールＯＱを形成し、その後ＳｉＨ４の熱分５％ ＶＣよ
りスピネル膜αυ上およびコンタクトホールαｅ内に単
結たスピネル膜αυ上に単結晶スピネル膜からなる層シ
リコン膜を形成し、以後前記の工程を繰り返して立体溝
造のＭＯＳトランジスタを製造する。
浅て〔発明の効果〕
一己だがって、この発明によると、ゲート電極（２）を
４辱成したのち、イオン注入によりソース領域α４、ド
レイン領域α９を形成するため、ＰＮ接合部分が露出す
ることがな（、ＰＮ接合部分が汚染されることが防止さ
れ、ＰＮ接合部分の接合特性のリーク電流等による不安
定を招くことがなく、特性の浸れた立体回路素子を提供
することができる。
４辱成したのち、イオン注入によりソース領域α４、ド
レイン領域α９を形成するため、ＰＮ接合部分が露出す
ることがな（、ＰＮ接合部分が汚染されることが防止さ
れ、ＰＮ接合部分の接合特性のリーク電流等による不安
定を招くことがなく、特性の浸れた立体回路素子を提供
することができる。
さらに、ソース領域α４．ドレイン領域ａｅの形成の際
に、注入イオンの横方向へのはみ出しがないため、ソー
ス領域α滲、ドレイン領域とゲート電極（２）との重な
りが非常に小さく抑えられ、寄生容量が大幅に低減され
、素子の動作速度の低下を防止することができ、素子の
特性をいっそう向上することが可能となり、顕著な効果
を得ることができる。
に、注入イオンの横方向へのはみ出しがないため、ソー
ス領域α滲、ドレイン領域とゲート電極（２）との重な
りが非常に小さく抑えられ、寄生容量が大幅に低減され
、素子の動作速度の低下を防止することができ、素子の
特性をいっそう向上することが可能となり、顕著な効果
を得ることができる。
αｑ・・・シリコン基板、Ｏη・・・単結晶スピネル膜
、＠−−− 特許出願人 工業技術院長 川 １）
裕 部系７図 （ａ） （ｂ）
、＠−−− 特許出願人 工業技術院長 川 １）
裕 部系７図 （ａ） （ｂ）
Claims (1)
- （１）単結晶シリコン膜、単結晶スピネル膜、単結晶ゲ
ート電極、単結晶配線層および単結晶層間絶縁膜を順次
積層して形成する半導体立体回路素子の製造方法におい
て、前記単結晶スピネル膜上に前記単結晶ゲート電極を
形成する工程と、前記単結晶ゲート電極を形成した前記
単結晶スピネル膜のソース、ドレインの形成領域以外の
領域に不純物イオンの注入に対して阻止効果を有する材
料層を形成する工程と、前記単結晶スピネル膜の前記単
結晶ゲート電極および前記材料層以外の領域を介し、前
記単結晶シリコン膜に不純物イオンを注入してソース領
域、ドレイン領域を形成する工程と、前記材料層を除去
して所定パターンの単結晶配線層を形成する工程とを含
むことを特徴とする半導体立体回路素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59191675A JPS6170759A (ja) | 1984-09-14 | 1984-09-14 | 半導体立体回路素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59191675A JPS6170759A (ja) | 1984-09-14 | 1984-09-14 | 半導体立体回路素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6170759A true JPS6170759A (ja) | 1986-04-11 |
Family
ID=16278582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59191675A Pending JPS6170759A (ja) | 1984-09-14 | 1984-09-14 | 半導体立体回路素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6170759A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4923621A (ja) * | 1972-04-28 | 1974-03-02 | ||
| JPS5513944A (en) * | 1978-07-17 | 1980-01-31 | Seiko Epson Corp | C-mos semiconductor device |
-
1984
- 1984-09-14 JP JP59191675A patent/JPS6170759A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4923621A (ja) * | 1972-04-28 | 1974-03-02 | ||
| JPS5513944A (en) * | 1978-07-17 | 1980-01-31 | Seiko Epson Corp | C-mos semiconductor device |
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