JPS6170760A - 縦型ｍｏｓｆｅｔ - Google Patents
縦型ｍｏｓｆｅｔInfo
- Publication number
- JPS6170760A JPS6170760A JP59192888A JP19288884A JPS6170760A JP S6170760 A JPS6170760 A JP S6170760A JP 59192888 A JP59192888 A JP 59192888A JP 19288884 A JP19288884 A JP 19288884A JP S6170760 A JPS6170760 A JP S6170760A
- Authority
- JP
- Japan
- Prior art keywords
- source
- vertical
- breakdown
- region
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/64—Electrodes comprising a Schottky barrier to a semiconductor
- H10D64/647—Schottky drain or source electrodes for IGFETs
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は電力用の縦型ＭＯ３ＦＥＴに関するものである
。
。
従来例の構成とその問題点
近年、電力用縦型ＭＯ３ＦＥＴは、電源回路等の分野で
多く利用されるようになってきた。
多く利用されるようになってきた。
以下、図面を参照しながら、上述したような従来の電力
用縦型ＭＯ５ＦＥＴについて説明を行う。
用縦型ＭＯ５ＦＥＴについて説明を行う。
第１図は、従来の縦型ＭＯ８ＦＥＴの構造断面図を示す
。第１図において、１はソース電極、２は眉間絶縁のた
めの５ｉ０２膜、３はゲート電極、４はソース領域、５
はパックゲート領域、６はパックゲート領域６との接合
部の耐圧を向上させるために設けられたドレインバッフ
ァ領域、７はドレイン領域である。
。第１図において、１はソース電極、２は眉間絶縁のた
めの５ｉ０２膜、３はゲート電極、４はソース領域、５
はパックゲート領域、６はパックゲート領域６との接合
部の耐圧を向上させるために設けられたドレインバッフ
ァ領域、７はドレイン領域である。
以上のように構成された縦型ＭＯ８ＦＥＴについて、以
下その動作について説明する。まず、構成を具体的に述
べるためＫｐチャネル型ＭＯＳＦＥＴの動作について説
明する。尚、この場合は４は？領域、５はｎ領域、６は
ｐ−領域、７はｐ＋領領域なる。ソース４に対してドレ
イン７をマイナス電位とするとし、ゲート３をソース電
位を等しくすると、ゲート３とパックゲート５とのオー
バーラツプ部にチャネルは形成されず、ソース４とドレ
イン７に電流は流れない。ゲート３にソース４よりも負
の電圧を印加してゆくと、チャネルがオーバーラツプ領
域に形成され、電流が流れる。
下その動作について説明する。まず、構成を具体的に述
べるためＫｐチャネル型ＭＯＳＦＥＴの動作について説
明する。尚、この場合は４は？領域、５はｎ領域、６は
ｐ−領域、７はｐ＋領領域なる。ソース４に対してドレ
イン７をマイナス電位とするとし、ゲート３をソース電
位を等しくすると、ゲート３とパックゲート５とのオー
バーラツプ部にチャネルは形成されず、ソース４とドレ
イン７に電流は流れない。ゲート３にソース４よりも負
の電圧を印加してゆくと、チャネルがオーバーラツプ領
域に形成され、電流が流れる。
次に、従来例のもつ欠点を第２図を用いて説明する。第
２図は、従来の縦型ＭＯ８ＦＥＴの等価回路を示すもの
である。１１は、ドレイン電極端子、１２はゲート電極
端子、１３はソース電極端子、１４はパックゲート領域
６とドレインバッファ領域６との間に形成されるダイオ
ード、１５は寄生ＰＮＰ）ランジスタ、１６はパックゲ
ート領域５の内部抵抗を表わしている。ドレイン電極を
負側に電圧印加してゆくと、終には寄生ダイオード１４
がブレークダウンし、その際に生じるブレークダウン電
流の一部は、寄生バイポーラトランジスタ１５をＯＮに
する働きをする。その結果、ブレークダウン電流は急激
に増大し、素子の破壊に至らせる場合がある。このため
ブレークダウン時に電流を流しても破壊されにくい縦型
ＭＯ３ＦＥＴの開発が望まれていた。
２図は、従来の縦型ＭＯ８ＦＥＴの等価回路を示すもの
である。１１は、ドレイン電極端子、１２はゲート電極
端子、１３はソース電極端子、１４はパックゲート領域
６とドレインバッファ領域６との間に形成されるダイオ
ード、１５は寄生ＰＮＰ）ランジスタ、１６はパックゲ
ート領域５の内部抵抗を表わしている。ドレイン電極を
負側に電圧印加してゆくと、終には寄生ダイオード１４
がブレークダウンし、その際に生じるブレークダウン電
流の一部は、寄生バイポーラトランジスタ１５をＯＮに
する働きをする。その結果、ブレークダウン電流は急激
に増大し、素子の破壊に至らせる場合がある。このため
ブレークダウン時に電流を流しても破壊されにくい縦型
ＭＯ３ＦＥＴの開発が望まれていた。
発明の目的
本発明は、上記欠点に鑑み、ブレークダウン電流で破壊
を生じないような新しい構造の縦型ＭＯ３ＦＥＴを提供
するものである。
を生じないような新しい構造の縦型ＭＯ３ＦＥＴを提供
するものである。
発明の構成
この目的を達成するために、本発明の縦型ＭＯ３ＦＥＴ
は、ソースとパックゲート間がショットキー接合で形成
されている。この構成によってブレークダウン電流を流
しても寄生バイポーラトランジスタが存在しないために
、素子の破壊は生じにくくなる。
は、ソースとパックゲート間がショットキー接合で形成
されている。この構成によってブレークダウン電流を流
しても寄生バイポーラトランジスタが存在しないために
、素子の破壊は生じにくくなる。
実施例の説明
以下、本発明の一実施例について図面を参照しながら説
明する。第３図は本発明の一実施例における縦型ＭＯ３
ＦＥＴの構造断面図を示すものである。第３図において
、２１はソース電極、２２はゲート・ソース間の眉間絶
縁のためのＳｉＯ２膜、２３はゲート電極、２４はパッ
クゲート領域２５とショットキー接合を形成するソース
・ショットキー電極、２６はパックゲート領域、２６は
ドレインバッファ層、２７はドレイン領域を示すもので
ある。
明する。第３図は本発明の一実施例における縦型ＭＯ３
ＦＥＴの構造断面図を示すものである。第３図において
、２１はソース電極、２２はゲート・ソース間の眉間絶
縁のためのＳｉＯ２膜、２３はゲート電極、２４はパッ
クゲート領域２５とショットキー接合を形成するソース
・ショットキー電極、２６はパックゲート領域、２６は
ドレインバッファ層、２７はドレイン領域を示すもので
ある。
以上のように構成された縦型ＭＯ３ＦＥＴについて以下
その動作を説明する。縦型ＭＯ３ＦＥＴとしての動作は
従来例と同じである。等価回路を第４図に示す。同図に
おいて、３１はドレイン電極端子、３２はゲート電極端
子、３３はソース電極端子、３４はパックゲートとドレ
インバッファ層間の接合ダイオード、３５はソース・シ
ョットキー電極とパックゲート間のシ苔ットキーダイオ
ード、３Ｂはパックゲート領域の内部抵抗である。
その動作を説明する。縦型ＭＯ３ＦＥＴとしての動作は
従来例と同じである。等価回路を第４図に示す。同図に
おいて、３１はドレイン電極端子、３２はゲート電極端
子、３３はソース電極端子、３４はパックゲートとドレ
インバッファ層間の接合ダイオード、３５はソース・シ
ョットキー電極とパックゲート間のシ苔ットキーダイオ
ード、３Ｂはパックゲート領域の内部抵抗である。
寄生のバイポーラトランジスタは存在しない。
以上のように、本実施例によれば、ソース領域がショッ
トキー接合で置き換えられるととＫよって、寄生バイポ
ーラトランジスタの存在を抹消し、ブレークダウン電流
による破壊の問題を解消することができる。
トキー接合で置き換えられるととＫよって、寄生バイポ
ーラトランジスタの存在を抹消し、ブレークダウン電流
による破壊の問題を解消することができる。
なお・本実施例は、ｐチャネル縦型ＭＯ９ＦＸ。
Ｔについて説明したが、ｎチャネル縦型ＭＯ３ＦＥＴに
ついても同様のことが言えるのは言うまでもない。
ついても同様のことが言えるのは言うまでもない。
発明の効果
以上のように、本発明はソースとパックゲート間をショ
ットキー接合することで、寄生バイポーラトランジスタ
の効果を抹消でき、破壊しにくい縦型ＭＯ３ＦＥＴを得
ることができ、その実用的効果は大なるものがある。
ットキー接合することで、寄生バイポーラトランジスタ
の効果を抹消でき、破壊しにくい縦型ＭＯ３ＦＥＴを得
ることができ、その実用的効果は大なるものがある。
第１図は、従来の縦型ＭＯ３ＦＥＴの構造断面図、第２
図は従来の縦型ＭＯ３ＦＥＴの等価回路図、第３図は本
発明の一実施例における縦型ＭＯＳＦＥＴの構造断面図
、第４図は本発明の一実施例における縦型ＭＯ３ＦＥＴ
の等価回路図である。 ２１・・・・・・ソース電極、２３・・・・ゲート電極
、２４・・・・・ショットキー電極、２６・・・・・・
パックゲート領域、２６・・・・−・ドレインバッファ
層、２７・・・・・ドレイン領域。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 筒３図
図は従来の縦型ＭＯ３ＦＥＴの等価回路図、第３図は本
発明の一実施例における縦型ＭＯＳＦＥＴの構造断面図
、第４図は本発明の一実施例における縦型ＭＯ３ＦＥＴ
の等価回路図である。 ２１・・・・・・ソース電極、２３・・・・ゲート電極
、２４・・・・・ショットキー電極、２６・・・・・・
パックゲート領域、２６・・・・−・ドレインバッファ
層、２７・・・・・ドレイン領域。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 筒３図
Claims (1)
- パックゲート領域にソース領域がショットキー接合に
て形成されていることを特徴とする縦型ＭＯＳＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59192888A JPH067597B2 (ja) | 1984-09-14 | 1984-09-14 | 縦型ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59192888A JPH067597B2 (ja) | 1984-09-14 | 1984-09-14 | 縦型ｍｏｓｆｅｔ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6170760A true JPS6170760A (ja) | 1986-04-11 |
| JPH067597B2 JPH067597B2 (ja) | 1994-01-26 |
Family
ID=16298642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59192888A Expired - Lifetime JPH067597B2 (ja) | 1984-09-14 | 1984-09-14 | 縦型ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH067597B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02281661A (ja) * | 1989-04-21 | 1990-11-19 | Nec Corp | 縦型電界効果トランジスタ |
| JP2009105421A (ja) * | 2001-11-21 | 2009-05-14 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
| CN115101596A (zh) * | 2017-02-24 | 2022-09-23 | 三菱电机株式会社 | 碳化硅半导体装置以及电力变换装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58223362A (ja) * | 1982-06-21 | 1983-12-24 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置 |
-
1984
- 1984-09-14 JP JP59192888A patent/JPH067597B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58223362A (ja) * | 1982-06-21 | 1983-12-24 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02281661A (ja) * | 1989-04-21 | 1990-11-19 | Nec Corp | 縦型電界効果トランジスタ |
| JP2009105421A (ja) * | 2001-11-21 | 2009-05-14 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
| CN115101596A (zh) * | 2017-02-24 | 2022-09-23 | 三菱电机株式会社 | 碳化硅半导体装置以及电力变换装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH067597B2 (ja) | 1994-01-26 |
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