JPS6172343A - アドレス情報記憶制御方式 - Google Patents
アドレス情報記憶制御方式Info
- Publication number
- JPS6172343A JPS6172343A JP59193132A JP19313284A JPS6172343A JP S6172343 A JPS6172343 A JP S6172343A JP 59193132 A JP59193132 A JP 59193132A JP 19313284 A JP19313284 A JP 19313284A JP S6172343 A JPS6172343 A JP S6172343A
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- JP
- Japan
- Prior art keywords
- address
- circuit
- address information
- information
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はアドレス情報記憶制御方式に関し、特にプロセ
サを内蔵した情報処理装置においてプロ“ セサのアド
レス情報を記憶する制御方式に関する。
サを内蔵した情報処理装置においてプロ“ セサのアド
レス情報を記憶する制御方式に関する。
（従来の技術）
従来、情報処理装置に障害が発生した場合には障害を除
去するための解析に必要なプロセサのアドレス情報をト
レースする時にアドレス情報を記憶回路へ格納していた
。
去するための解析に必要なプロセサのアドレス情報をト
レースする時にアドレス情報を記憶回路へ格納していた
。
（発明が解決しようとする問題点）
しかし、上記構成において同一のアドレスでループを構
成した場合には、同一アドレス情報が重複して格納され
ることになり、アドレス情報の格納領域が有効に使用で
きないという欠点がめった。
成した場合には、同一アドレス情報が重複して格納され
ることになり、アドレス情報の格納領域が有効に使用で
きないという欠点がめった。
本発明の目的は、プロセサのアドレス情報を格納すると
共にアドレス情報を遅延させ、遅延された出力をプロセ
サのアドレス情報と比較し、アドレス比較の出力に従っ
てアドレス不一致時のみに上記プロセサのアドレス情報
を記憶するように書込み制御を行って上記欠点を解決し
、アドレス情報記憶領域を有効に使用できるように構成
したアドレス情報記憶制御方式を提供することにある。
共にアドレス情報を遅延させ、遅延された出力をプロセ
サのアドレス情報と比較し、アドレス比較の出力に従っ
てアドレス不一致時のみに上記プロセサのアドレス情報
を記憶するように書込み制御を行って上記欠点を解決し
、アドレス情報記憶領域を有効に使用できるように構成
したアドレス情報記憶制御方式を提供することにある。
（問題点を解決するための手段）
本発明によるアドレス情報記憶制御方式は、プロセサと
、小１のアドレスレジスタと、遅延回路と、第２の７ド
レスレジスタと、アドレス比較回路と、記憶回路と、学
１込み制御回路とを具備し、プロセサの実行アドレスが
同じ番地を繰シ返した場合には、アドレス情報が記ｔド
回路に連続して格納されないように構成したものでろる
。
、小１のアドレスレジスタと、遅延回路と、第２の７ド
レスレジスタと、アドレス比較回路と、記憶回路と、学
１込み制御回路とを具備し、プロセサの実行アドレスが
同じ番地を繰シ返した場合には、アドレス情報が記ｔド
回路に連続して格納されないように構成したものでろる
。
プロセサは情報を処理するためのものであり、ｖ、１の
アドレスレジスタはプロセサのアドレス情報を格納する
ためのものである。遅延回路はアドレス情報を遅延させ
るためのものであり、第２のアドレスレジスタは遅延回
路の出力を格納するためのものでちる。
アドレスレジスタはプロセサのアドレス情報を格納する
ためのものである。遅延回路はアドレス情報を遅延させ
るためのものであり、第２のアドレスレジスタは遅延回
路の出力を格納するためのものでちる。
ノ アドレス比較回路は、糎１のアドレスレ
ジスタの出力と第２のアドレスレジスタの出力とを比較
するためのものでらる。
ジスタの出力と第２のアドレスレジスタの出力とを比較
するためのものでらる。
記憶回路はアドレス比較回路の出方によって第１のアド
レスレジスタの内容を格納するためのものであり、書込
み制御回路は第１のアドレスレジスタの内容の記干、省
回路への上記格納を制御するためのものである。
レスレジスタの内容を格納するためのものであり、書込
み制御回路は第１のアドレスレジスタの内容の記干、省
回路への上記格納を制御するためのものである。
（実施列）
次に、本発明について図面を参照して詳細に説明する。
第１図は、本発明によるアドレス情報記憶制御方式を実
現するための一実施ｆｆ１１の構成の要部を示すブロッ
ク図である。第１図において、１はプロセサ、２は！￥
１１のアドレスレジスタ、３は遅延回路、４は第２のア
ドレスレジスタ、５はアドレス比較回路、６は書込み制
御回路、７は記憶回路、８．１１はそれぞれアドレス情
報バス信号線、１２．１ろはそれぞれ制御信号線である
。
現するための一実施ｆｆ１１の構成の要部を示すブロッ
ク図である。第１図において、１はプロセサ、２は！￥
１１のアドレスレジスタ、３は遅延回路、４は第２のア
ドレスレジスタ、５はアドレス比較回路、６は書込み制
御回路、７は記憶回路、８．１１はそれぞれアドレス情
報バス信号線、１２．１ろはそれぞれ制御信号線である
。
第１図において、プロセサ１はマイクロ命令を実行する
ごとにアドレス情報バス信号線８を介してアドレス情報
ｎを第１のアドレスレジスタ２、および遅延回路ろに七
ッ卜する。遅延回路６は、プロセサ１が次のマイクロ命
令を実行し、該当するアドレス情報ｎ ＋ １がアドレ
ス情報バス信号線８を介して送出されるごとに以前のア
ドレス情報ｎを第２のアドレスレジスタ４にセットでき
るように遅延させるものである。
ごとにアドレス情報バス信号線８を介してアドレス情報
ｎを第１のアドレスレジスタ２、および遅延回路ろに七
ッ卜する。遅延回路６は、プロセサ１が次のマイクロ命
令を実行し、該当するアドレス情報ｎ ＋ １がアドレ
ス情報バス信号線８を介して送出されるごとに以前のア
ドレス情報ｎを第２のアドレスレジスタ４にセットでき
るように遅延させるものである。
この結果、アドレス比較回路５には第１のアドレスレジ
スタ２からアドレス情報バス信号線９を介してアドレス
情報ｎ＋］が入力され、第２のアドレスレジスタ４から
アドレス情報バス信号線１１を介してアドレス情報ｎが
入力されている。
スタ２からアドレス情報バス信号線９を介してアドレス
情報ｎ＋］が入力され、第２のアドレスレジスタ４から
アドレス情報バス信号線１１を介してアドレス情報ｎが
入力されている。
これらのアドレス’？％がアドレス比較回路５によって
比較される。７ドレス情報バス信号線９゜１１を介して
送出されてくる７ドレス情報が一致していない場合には
、アドレス比較回路５から制御信号ａ１２を介して書込
み制御１回路６にアドレス不一致化号が通知されろ。嬰
込み制御回路６は制御信号線１３を介して書込み許可信
号を記憶回路７に与え、アドレス情報バス信号線９を介
して送出されてくるアドレスレジスタｎ＋１を格納する
。
比較される。７ドレス情報バス信号線９゜１１を介して
送出されてくる７ドレス情報が一致していない場合には
、アドレス比較回路５から制御信号ａ１２を介して書込
み制御１回路６にアドレス不一致化号が通知されろ。嬰
込み制御回路６は制御信号線１３を介して書込み許可信
号を記憶回路７に与え、アドレス情報バス信号線９を介
して送出されてくるアドレスレジスタｎ＋１を格納する
。
アドレス＋ｆＩ報バス情”ｒａ９．１１を介して送出さ
れてくるアドレス情報が一致した場合には、制御信号線
１２を介してアドレス比較回路５からアドレス一致信号
が書込み制御回路６に通知される。
れてくるアドレス情報が一致した場合には、制御信号線
１２を介してアドレス比較回路５からアドレス一致信号
が書込み制御回路６に通知される。
書込み制御回路６は、制御信号線１３を介して書込み禁
止信号を記憶回路７に与えるものである。
止信号を記憶回路７に与えるものである。
したがって、アドレス情報バス信号線９を介して送出さ
れてくるアドレス情報ｎ＋１は、記憶回路７へ格納され
ない。
れてくるアドレス情報ｎ＋１は、記憶回路７へ格納され
ない。
（発明の効果）
本発明には以上説明したように、同一のアドレス情報が
１７罵続した場合に、その情報をすべて記憶領域に格納
することがなくなるようにすることにより、同一のアド
レス情報によって記憶領域が満たされることがなく、そ
れだけ他の７ドレス情報を格納でき、限られた記憶領域
を有効に使用できるという効果がある。
１７罵続した場合に、その情報をすべて記憶領域に格納
することがなくなるようにすることにより、同一のアド
レス情報によって記憶領域が満たされることがなく、そ
れだけ他の７ドレス情報を格納でき、限られた記憶領域
を有効に使用できるという効果がある。
第１図は、本発明によるアドレス情報記憶制御方式を実
現するための一実施列の要部を示すブロック図である。 １−・・プロセヤ ２，４・−〇アドレスレジスタ ３・・・遅延回路 ５・φ・アドレス比較回路 ６・・・書込み制机回路 ７・・−記憶回路 ８〜１３・・・信号線
現するための一実施列の要部を示すブロック図である。 １−・・プロセヤ ２，４・−〇アドレスレジスタ ３・・・遅延回路 ５・φ・アドレス比較回路 ６・・・書込み制机回路 ７・・−記憶回路 ８〜１３・・・信号線
Claims (1)
- 情報を処理するためのプロセサと、前記プロセサのアド
レス情報を格納するための第１のアドレスレジスタと、
前記アドレス情報を遅延させるための遅延回路と、前記
遅延回路の出力を格納するための第２のアドレスレジス
タと、前記第１のアドレスレジスタの出力と前記第２の
アドレスレジスタの出力とを比較するためのアドレス比
較回路と、前記アドレス比較回路の出力によつて前記第
１のアドレスレジスタの内容を格納するための記憶回路
と、前記第１のアドレスレジスタの内容の前記記憶回路
への前記格納を制御するための書込み制御回路とを具備
し、前記プロセサの実行アドレスが同じ番地を繰り返し
た場合には、前記アドレス情報が前記記憶回路へ連続し
て格納されないように構成したことを特徴とするアドレ
ス情報記憶制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59193132A JPS6172343A (ja) | 1984-09-14 | 1984-09-14 | アドレス情報記憶制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59193132A JPS6172343A (ja) | 1984-09-14 | 1984-09-14 | アドレス情報記憶制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6172343A true JPS6172343A (ja) | 1986-04-14 |
Family
ID=16302801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59193132A Pending JPS6172343A (ja) | 1984-09-14 | 1984-09-14 | アドレス情報記憶制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6172343A (ja) |
-
1984
- 1984-09-14 JP JP59193132A patent/JPS6172343A/ja active Pending
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