JPS6172434A

JPS6172434A - 位相同期装置

Info

Publication number: JPS6172434A
Application number: JP59194360A
Authority: JP
Inventors: Hitoo Tamura; 田村　仁生
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1984-09-17
Filing date: 1984-09-17
Publication date: 1986-04-14
Also published as: JPH0580849B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、ディジタル伝送装置０位相同期装置に関する
。特に、入力１ｎ報量に応じて一つの情報を複数個のチ
ャンネルに分割して伝送するディジタル伝送装置の受信
装置で、分割された情報を再生するためにチャンネル間
の位相を同期させる位相同期装置に関する。

〔従来の技術〕

ｊ２ｂｉｔ／ｓのデータをｍｂｉＬ／ｓのディジタル伝
送ハイアラキ（ｍは２のに分の１）にて伝送する場合に
、伝送側では７！ｂｉｔ／ｓのデータをＫ（Ｋ＃β／ｍ
）個のシリアルデータに分割し、これをに個のチャンネ
ルを使用して伝送し、受信側でｊ２ｂｉｔ／ｓの一つの
シリアルデータへ戻す技術が知られている。受信側で１
ｂｉｔ／ｓのデータへ戻すためには、Ｋ個のチャンネル
間の位相同期をとる必要がある。

〔発明が解決しようとする問題点〕

しかし、この場合にに個のチャンネルのそれぞれの伝送
速度が一致していても伝送距離は必ずしも一定ではない
ので、チャンネル間では一般に位′４　　　　　　相同
期がとれていない。

本発明は上記の問題点を解決するもので、複数個のチャ
ンネルに分割して伝送されたデータを受信側で再生する
ときにチャンネル間の位相差を除去する位相同期装置を
提供することを目的とする。

〔問題点を解決するための手段〕

本発明は、一つの高速のディジタル情報をに個（Ｋは２
以上の整数）の低速のディジタル伝送チャンネルに分割
して伝送するディジタル装置の受信装置に設けられ、そ
のに個のチャンネルの位相同期をとる位相同期装置にお
いて、上記に個のチャンネル毎に、人力するシリアルデ
ータからシリアルクロックを抽出する手段とシリアルク
ロックをｎ分周（ｎは２以上の整数）してパラレルクロ
ックを作成する手段と、このパラレルクロックにより上
記シリアルデータをパラレル変換してｎビット毎のパラ
レルデータを出力するシリアルパラレル変換手段と、こ
のパラレルデータを上記入力パラレルクロックに同期し
て一時格納するメモリ手段とを備え、上記に個のチャン
ネルに共通に、上記に個のチャンネル毎のシリアルクロ
ックおよびパラレルクロックから特定の１チャンネルに
ついてのシリアルクロックおよびパラレルクロックを選
択するクロック選択回路を備え、さらに、上記に個のチ
ャンネル毎に、このクロック選択回路の出力に得られる
パラレルクロックにより上記メモリ手段に格納されたパ
ラレルデータを読出す手段と、この手段の出力パラレル
データを上記クロック選択回路の出力に得られるシリア
ルクロックによりシリアルデータに変換するパラレルシ
リアル変換手段とを備えたことを特徴とする。

〔作　用〕

Ｋ個のチャンネルでは、入力するシリアルデータを一旦
ｎビット毎のパラレルデータに変換し、このパラレルデ
ータをメモリ手段に一時格納する。

一方、Ｋ個のチャンネルでそれぞれ抽出されたシリアル
クロックおよびこれをｎ分周したパラレルクロックのう
ちから、特定の１個のチャンネルの両クロックを選択し
、この選択したパラレルクロックを利用して、上記記憶
手段に格納されたパラレルデータを各チャンネル同期状
態で読み出す。

この読み出された各パラレルデータを上記選択したシリ
アルクロックを用いてシリアルデータに変換すると、そ
のシリアルデータはに個のチャンネルについて同期され
る。

〔実施例〕

本発明の実施例について図面を参照して説明する。

図は本発明一実施例位相同期装置のブロック構成図であ
る。この例は、Ｋ＝２、ｎ＝４の場合であり、図は受信
装置のうち、本発明に係る要部のみを示す。図はチャン
ネルＣＨＩとチャンネルＣＨ２との２個のチャンネル（
Ｋ＝２）の場合を示し、符号の最初の添字ｌはチャンネ
ルＣＨＩ、同２はチャンネルＣＨ２および同０はチャン
ネルに無関係に共通であることを示す。以下チャンネル
Ｃ）１２の回路について説明する。

チャンネルＣＨＩの回路はチャンネルＣＨ２と同様であ
る。図外から高速の情報を２つに分割して伝送されたシ
リアルデータａ２が入力端子１□に入力される。入力端
子１□からシリアルパラレル変換回路２２のクロック抽
出器２□１およびシリアル変換器２□２に人力シリアル
データａ２が接続される。クロック抽出器２□１からの
入力シリアルデータａ２から抽出されたシリアルクロッ
クｅ２がクロック選択回路３゜のクロック選択器３゜Ｉ
に接続される。また入力シリアルクロックｅ２を４分周
（ｎ＝４．）した人力パラレルクロックｒ２が、クロッ
ク選択器３゜１とシリアルパラレル変換器２□２とに接
続される。シリアルパラレル変換器２□２から入力シリ
アルデータａ２が変換されて４ビツトの入力パラレルデ
ータｂ２が位相同期回路３□の入カバソファメモリ３□
１に接続されレジストされる。さらに、クロック抽出器
２□から入力パラレルクロックｆ２が書込クロックとし
て主メモリ３□２に接続され、入カバソファメモリ３□
、の出力信号が主メモリ３□２に接続されレジストされ
る。クロック選択器３゜、から各チャンネルの入力シリ
アルクロックｅ、　、ｅ２および入力パラレルクロック
ｆｌ、ｆ２のうちいずれか特定の１チャンネル（・４　
　　　　本実施例ではチャンネルＣＨ２）のものが選択
されて共通のクロック出力シリアルクロックｈ０および
出力パラレルクロツクｇ０として出力され、位相同期が
とられる。また電源投入時にクロック選択器３゜１から
リセットパルス１２が主メモリ３□２に接続されメモリ
内容がクリアされる。出力パラレルクロツクｇ。は読出
クロックとして主メモリ３□２に接続され、主メモリ３
□２の出力信号は出カバソファメモリ３□３に接続され
レジストされる。

出カバソファメモリ３□３から出力パラレルデータＣ２
がパラレルシリアル変換回路４ｚのパラレルシリアル変
換器４□１に接続される。クロ・ツク選択器３゜１から
出力シリアルクロックｈ０がクロック出力端子６゜に接
続され、また続出クロックとしてパラレルシリアル変換
器４□、に接続される。パラレルシリアル変換器４□か
ら出力シリアルデータｄ２が出力端子５□に接続される
。

このような構成の位相同期装置の動作について説明する
。図において、チャンネルＣＨＩ、ＣＨ２のシリアルパ
ラレル変換回路２Ｉ、２□はチャンネルＣＨＩ、ＣＨ２
より受信した人力シリアルデータａ、　、ａｚをクロッ
ク抽出器２．い２□、へ送出し、入力シリアルデータａ
ｌ　、ａ２からクロックを抽出して入力シリアルクロッ
クｅｌ、ｅ２とする。この入力シリアルクロックｅｌｓ
ｅＺはチャンネルＣＨＩ、ＣＨ２の伝送速度ｍｂｉｔ／
ｓと一致する。入力シリアルクロックｅ、　、ｅ２の伝
送速度ｍｂｉｔ／ｓに無関係に内部の処理速度ｐｂｉｔ
／ｓを一定とすることで回路動作を安定させ、かつチャ
ンネルの伝送速度のどのような場合に対しても対応可能
とするために、シリアルデータをｎ　（ｎ＃ｍ／ｐ）ビ
ット（本実施例では４ビツト）のパラレルデータに変換
する。この変換操作のために入力シリアルクロックｅｌ
ｓｅＺを４分周し、人力パラレルクロツクｆ、、ｆ２を
作る。入力シリアルデータａ１　、ａｚをシリアルパラ
レル変換器２Ｉ２．２□２にて入力パラレルクロツクｆ
、　、ｆ２により４ビツトの入力パラレルデータｂ、、
ｂ２、に変換し、この入力パラレルデータｂ、、ｂ２お
よび入力パラレルクロツクｆ、　、ｆ２を位相同期回路
３１．３□へ送出する。

クロック選択回路３゜において、シリアルパラレル変換
回路２１．２□より受信した２個の入力パラレルクロッ
クｆ、　、ｆｚおよび２個の人力シリアルクロックｅ１
、ｅ２はクロック選択器３゜ｌへ送出され、そこで受信
された２個のチャンネルのうちの特定の１チャンネル（
本実施例ではチャンネルＣＨ２）のデータから抽出した
入力パラレルクロツクｆ２および入力シリアルクロック
ｅ２のみを出力パラレルクロックｇ０および出力シリア
ルクロックｈ０として選択し送出する。

位相同期回路３１．３□において、シリアルパラレル変
換器２　＋ｚ、２□２より受信した人力パラレルデータ
ｂ、、ｂ２を入力パラレルクロックｆｌ、ｆ２により大
カバソファメモリ３□、３□１にレジストする。人力パ
ラレルクロツクｆ、、ｆ２を書込クロックとして入力バ
ッファメモリ３１い３□１からの入力パラレルデータｂ
１、ｂ２を主メモリ３１□、３□２ヘレジストする。

クロック選択器３゜、の出力パラレルクロツクｇ。

を主メモリ３１□、３□２の読出クロックとして２個の
チャンネルで共通に使用し、主メモリ３　＋ｚ、３２２
に入力した順に出力することによりチャンネルＣＨ１の
出力パラレルデータとチャンネルＣＨ２の出力パラレル
データとのクロックの位相同期がとられ、位相同期がと
られた２個の出力パラレルデータＣ，、Ｃ２が出力され
る。

２個のパラレルシリアル変換回路４．１４□において、
クロック選択器３゜ｌの出力シリアルクロックｈ０によ
り、位相同期回路３１．３□より受信した出力パラレル
データＣ，、Ｃ，を出力シリアルデータｄ、　、ｄ２へ
変換し、同位相のチャンネルＣＨＩ、ＣＨ２のシリアル
データとして出力する。

以上の操作により、本装置において、入力した２個のシ
リアルデータは２個の位相同期がとられたシリアルデー
タへ変換され、２個のチャンネル間の位相差を除去する
ことができる。

以上はチャンネル数が２個の場合について説明したが、
チャンネル数が３個以上の場合にも同様□４　　　　　
　に実現できる。

〔発明の効果〕

本発明は、以上説明したように、複数個のチャンネルに
分割して伝送されるデータ間の位相差を除去することが
できる優れた効果がある。したがって、既存のディジタ
ルラインを用いてこのディジタルラインの伝送速度以上
の情報量を持つデータを伝送し、再生することができる
。

また、チャンネルの伝送速度および大刀情報量に応じて
パラレルデータのビット数を可変するこトニヨリ、内部
処理速度であるパラレルクロックの速度を一定範囲内に
固定することが可能となるために、回路の信頼性の向上
を図ることができる利点がある。

【図面の簡単な説明】

図は本発明一実施例位相同期装置のブロック構成図。ＩＩ、１□・・・入力端子、２１．２□・・・シリアル
パラレル変換回路、２１１％　２ｚ１・・クロック抽出
器、２　＋ｚ、２□２・・・シリアルパラレル変換器、
３゜・・・クロック選択回路、３゜、・・・クロック選
択器、３９．３ｔ・・・位相同期回路、３１い３，１・
・・入力バッファメモリ、３，２．３□２・・・主メモ
リ、３．１．３゜・・・出力バッファメモリ、４８．４
□・・・パラレルシリアル変換回路、４．１４□・・・
パラレルシリアル変換器、５８．５□・・・出力端子、
６゜・・・出力シリアルクロック出力端子、ａｔ　、ａ
ｚ・・・入力シリアルデータ、ｂ、、ｂ２・・・入力パ
ラレルデータ、Ｃ５、Ｃ２・・・出力パラレルデータ、
ｄ、、ｄｚ・・・出力シリアルデータ、ｅ、　、ｅ、・
・・入力シリアルクロ７り、ｒｌ、ｒｆｆｉ・・・入力
パラレルクロック、ｇｏ・・・出力パラレルクロック、
ｈｏ・・・出力シリアルクロック、１．％　　ｔｇ・・
・リセットパルス。

Claims

【特許請求の範囲】

（１）一つの高速のディジタル情報をＫ個（Ｋは２以上
の整数）の低速のディジタル伝送チャンネルに分割して
伝送するディジタル装置の受信装置に設けられ、そのＫ
個のチャンネルの位相同期をとる位相同期装置において
、上記Ｋ個のチャンネル毎に、入力するシリアルデータからシリアルクロックを抽出す
る手段とシリアルクロックをｎ分周（ｎは２以上の整数）してパ
ラレルクロックを作成する手段と、このパラレルクロックにより上記シリアルデータをパラ
レル変換してｎビット毎のパラレルデータを出力するシ
リアルパラレル変換手段と、このパラレルデータを上記
入力パラレルクロックに同期して一時格納するメモリ手
段とを備え、上記Ｋ個のチャンネルに共通に、上記Ｋ個のチャンネル
毎のシリアルクロックおよびパラレルクロックから特定
の１チャンネルについてのシリアルクロックおよびパラ
レルクロックを選択するクロック選択回路を備え、さらに、上記Ｋ個のチャンネル毎に、このクロック選択回路の出力に得られるパラレルクロッ
クにより上記メモリ手段に格納されたパラレルデータを
読出す手段と、この手段の出力パラレルデータを上記クロック選択回路
の出力に得られるシリアルクロックによりシリアルデー
タに変換するパラレルシリアル変換手段とを備えたことを特徴とする位相同期装置。