JPS632369B2 - - Google Patents
Info
- Publication number
- JPS632369B2 JPS632369B2 JP56072524A JP7252481A JPS632369B2 JP S632369 B2 JPS632369 B2 JP S632369B2 JP 56072524 A JP56072524 A JP 56072524A JP 7252481 A JP7252481 A JP 7252481A JP S632369 B2 JPS632369 B2 JP S632369B2
- Authority
- JP
- Japan
- Prior art keywords
- parallel
- bit
- circuit
- serial
- serial conversion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M9/00—Parallel/series conversion or vice versa
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Time-Division Multiplex Systems (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Description
【発明の詳細な説明】
本発明はデイジタル伝送、デイジタル信号処理
等に用いられる、ビツト多重された並列信号を分
離し、各並列信号を並直列変換して複数本の直列
出力信号を得る並直列変換分離回路に関するもの
である。
等に用いられる、ビツト多重された並列信号を分
離し、各並列信号を並直列変換して複数本の直列
出力信号を得る並直列変換分離回路に関するもの
である。
従来ｌビツト並列ｍ多重された並列入力信号を
分離して並直列変換し、複数本の直列出力信号を
得る場合には、第１図に示すように各並列入力を
分離回路６１，６２，６３……，６ｌで分離し、
その出力をｌビツトの並直列変換回路７１，７
２，７３，……，７ｍで直列信号に変換する構成
が用いられる。
分離して並直列変換し、複数本の直列出力信号を
得る場合には、第１図に示すように各並列入力を
分離回路６１，６２，６３……，６ｌで分離し、
その出力をｌビツトの並直列変換回路７１，７
２，７３，……，７ｍで直列信号に変換する構成
が用いられる。
しかし、この構成では入力信号の並列展開度
（並列展開されているビツト数）に等しい数（ｌ）
の分離回路と、入力信号の多重化回線数（多重化
されている回線数）に等しい数（ｍ）の並直列変
換回路が必要になるため、入力信号の並列展開
度、多重化回線数が増えると回路規模が増大する
という欠点があつた。
（並列展開されているビツト数）に等しい数（ｌ）
の分離回路と、入力信号の多重化回線数（多重化
されている回線数）に等しい数（ｍ）の並直列変
換回路が必要になるため、入力信号の並列展開
度、多重化回線数が増えると回路規模が増大する
という欠点があつた。
本発明の目的は、多重化レベルでの小規模並直
列変換の組合せにより、多重処理効果を挙げ、回
路規模の削減を計る並直列変換分離回路を提供す
ることにある。
列変換の組合せにより、多重処理効果を挙げ、回
路規模の削減を計る並直列変換分離回路を提供す
ることにある。
本発明の並直列変換分離回路は、ｌビツト並列
展開ｍ多重（ｌはm2の倍数、ｍは正の整数）さ
れた並列入力信号をｍ本毎に１ビツトずつ位相の
ずれた信号に変換する一時記憶装置と、前記一時
記憶装置出力をｍ本ずつ並直列変換する並直列変
換回路と、前記並直列変換回路出力から分離出力
を得る分離回路と、前記分離回路出力の位相合わ
せを行う遅延回路とを有することを特徴とする。
展開ｍ多重（ｌはm2の倍数、ｍは正の整数）さ
れた並列入力信号をｍ本毎に１ビツトずつ位相の
ずれた信号に変換する一時記憶装置と、前記一時
記憶装置出力をｍ本ずつ並直列変換する並直列変
換回路と、前記並直列変換回路出力から分離出力
を得る分離回路と、前記分離回路出力の位相合わ
せを行う遅延回路とを有することを特徴とする。
次に本発明の実施例につき図面を参照して説明
する。第２図は本発明の実施例のブロツク図を示
している。まずｌ本のｌビツト並列ｍ多重（ｍ本
の直列信号がｌビツトに並列展開されビツト多重
されたもの）の入力はｌ／ｍ個ある（ｍ×ｍ）ビ
ツトの一時記憶装置３(1)，３(2)，３(3)，…，３
（ｍ），３（ｍ＋１），３（ｍ＋２），３（ｍ＋３），
…，３（ｌ／ｍ）に書込まれる。次に一時記憶装
置３(1)〜３（ｍ），３（ｍ＋１）〜３（2m），…，
３（ｌ／ｍ−ｍ＋１）〜３（ｌ／ｍ）のｍ個ずつ
のブロツクから１ビツトずつ位相がずれた状態で
ｍビツト並列に読出される。そして、この一時記
憶装置出力にｍビツトの並直列変換を並直列変換
回路２１，２２，２３，…，２ｍによつて施すこ
とにより、ｍビツトずつ多重化された出力がｍ本
得られる。更にｍ個の分離回路１１，１２，１
３，…，１ｍにより、位相がずれた形でｍ本の分
離された直列出力が得られる。そして最後にそれ
ぞれ（ｍ−１）ｍ，（ｍ−２）ｍ，（ｍ−３）ｍビ
ツトの遅延回路４１，４２，４３，…で位相を合
わせることにより、ｌビツトの並直列変換を受け
るとともに分離された直列出力５１，５２，５
３，…，５ｍがｍ本が得られる。ただし、この構
成はｌがm2の倍数である時に限り有効である。
する。第２図は本発明の実施例のブロツク図を示
している。まずｌ本のｌビツト並列ｍ多重（ｍ本
の直列信号がｌビツトに並列展開されビツト多重
されたもの）の入力はｌ／ｍ個ある（ｍ×ｍ）ビ
ツトの一時記憶装置３(1)，３(2)，３(3)，…，３
（ｍ），３（ｍ＋１），３（ｍ＋２），３（ｍ＋３），
…，３（ｌ／ｍ）に書込まれる。次に一時記憶装
置３(1)〜３（ｍ），３（ｍ＋１）〜３（2m），…，
３（ｌ／ｍ−ｍ＋１）〜３（ｌ／ｍ）のｍ個ずつ
のブロツクから１ビツトずつ位相がずれた状態で
ｍビツト並列に読出される。そして、この一時記
憶装置出力にｍビツトの並直列変換を並直列変換
回路２１，２２，２３，…，２ｍによつて施すこ
とにより、ｍビツトずつ多重化された出力がｍ本
得られる。更にｍ個の分離回路１１，１２，１
３，…，１ｍにより、位相がずれた形でｍ本の分
離された直列出力が得られる。そして最後にそれ
ぞれ（ｍ−１）ｍ，（ｍ−２）ｍ，（ｍ−３）ｍビ
ツトの遅延回路４１，４２，４３，…で位相を合
わせることにより、ｌビツトの並直列変換を受け
るとともに分離された直列出力５１，５２，５
３，…，５ｍがｍ本が得られる。ただし、この構
成はｌがm2の倍数である時に限り有効である。
具体例としてｌが27ビツトでｍが３多重の場合
について説明する。第３図はそれを実現するブロ
ツク図で、第４図はそのタイムチヤートである。
並列多重入力が並直列変換され分離された時に得
られるべきデータを〜〓〓、(1)〜(27)、〔１〕〜
〔27〕で表わす。まず、それぞれ（３×３）ビツ
トの一時記憶装置３(1)〜３(9)では第４図に示す多
重化された入力を書込み、データ〜、〜
、〜、……、〓〓〜〓〓のそれぞれ３ビツトを
１ビツトずつ位相をずらした状態（データ〜
はデータ〜より１ビツト遅れ、データ〜
はデータ〜より１ビツト遅れというように）
で読み出す。データ(1)〜(27)、〔１〕〜〔27〕に
ついても同様の動作を行う。そして３ビツトの並
直列変換回路２１〜２３の入力には一時記憶装置
３(1)〜３(9)の出力が３本ずつワイアードオアされ
た形で入り、それが並直列変換され、第４図に示
すように３ビツトずつ多重化された形で出力され
る。次に分離回路１１〜１３を通ることにより直
列データ〜〓〓、(1)〜(27)、〔１〕〜〔27〕に分
離される。そして最後に直列データ〜〓〓は６ビ
ツト遅延回路４１を、直列データ(1)〜(27)は３ビ
ツト遅延回路４２を通すことにより、位相がそろ
つた形で直列データ〜〓〓、(1)〜(27)、〔１〕〜
〔27〕を出力として取り出すことができる。
について説明する。第３図はそれを実現するブロ
ツク図で、第４図はそのタイムチヤートである。
並列多重入力が並直列変換され分離された時に得
られるべきデータを〜〓〓、(1)〜(27)、〔１〕〜
〔27〕で表わす。まず、それぞれ（３×３）ビツ
トの一時記憶装置３(1)〜３(9)では第４図に示す多
重化された入力を書込み、データ〜、〜
、〜、……、〓〓〜〓〓のそれぞれ３ビツトを
１ビツトずつ位相をずらした状態（データ〜
はデータ〜より１ビツト遅れ、データ〜
はデータ〜より１ビツト遅れというように）
で読み出す。データ(1)〜(27)、〔１〕〜〔27〕に
ついても同様の動作を行う。そして３ビツトの並
直列変換回路２１〜２３の入力には一時記憶装置
３(1)〜３(9)の出力が３本ずつワイアードオアされ
た形で入り、それが並直列変換され、第４図に示
すように３ビツトずつ多重化された形で出力され
る。次に分離回路１１〜１３を通ることにより直
列データ〜〓〓、(1)〜(27)、〔１〕〜〔27〕に分
離される。そして最後に直列データ〜〓〓は６ビ
ツト遅延回路４１を、直列データ(1)〜(27)は３ビ
ツト遅延回路４２を通すことにより、位相がそろ
つた形で直列データ〜〓〓、(1)〜(27)、〔１〕〜
〔27〕を出力として取り出すことができる。
以上述べたように本発明はｌビツト並列ｍ多重
入力を分離して並直列変換するに当つて、従来の
回路構成では分離回路ｌ個とｌビツト並直列変換
回路ｍ個を必要とする所を、ｌがm2の倍数の時
には（ｍ×ｍ）ビツト一時記憶装置ｌ／ｍ個とｍ
ビツト並直列変換回路ｍ個と分離回路ｍ個と遅延
回路（ｍ−１）個を組合せることにより実現で
き、入力信号の並列展開度、多重化回線数が大き
くなると大幅に回路規模を削減できるという効果
を有する。
入力を分離して並直列変換するに当つて、従来の
回路構成では分離回路ｌ個とｌビツト並直列変換
回路ｍ個を必要とする所を、ｌがm2の倍数の時
には（ｍ×ｍ）ビツト一時記憶装置ｌ／ｍ個とｍ
ビツト並直列変換回路ｍ個と分離回路ｍ個と遅延
回路（ｍ−１）個を組合せることにより実現で
き、入力信号の並列展開度、多重化回線数が大き
くなると大幅に回路規模を削減できるという効果
を有する。
第１図は従来のｌビツト並列ｍ多重入力を分離
して並直列変換する並直列変換分離回路のブロツ
ク図、第２図はｌビツト並列ｍ多重入力を分離し
て並直列変換する本発明の並直列変換分離回路の
実施例を示すブロツク図、第３図は27ビツト並列
３多重入力を分離して並直列変換する本発明の並
直列変換分離回路の実施例を示すブロツク図、第
４図は第３図の回路における信号の流れを示すタ
イミング図である。 １１，１２，１３，…１ｍ……分離回路、２
１，２２，２３，…２ｍ……並直列変換回路、３
(1)〜３（ｌ／ｍ）……一時記憶装置、４１〜４３
……遅延回路、５１〜５ｍ……直列出力。
して並直列変換する並直列変換分離回路のブロツ
ク図、第２図はｌビツト並列ｍ多重入力を分離し
て並直列変換する本発明の並直列変換分離回路の
実施例を示すブロツク図、第３図は27ビツト並列
３多重入力を分離して並直列変換する本発明の並
直列変換分離回路の実施例を示すブロツク図、第
４図は第３図の回路における信号の流れを示すタ
イミング図である。 １１，１２，１３，…１ｍ……分離回路、２
１，２２，２３，…２ｍ……並直列変換回路、３
(1)〜３（ｌ／ｍ）……一時記憶装置、４１〜４３
……遅延回路、５１〜５ｍ……直列出力。
Claims (1)
- １ ｌビツト並列展開ｍ多重（はm2の倍数、
ｍは正の整数）された並列入力信号をｍ本毎に１
ビツトずつ位相のずれた信号に変換する一時記憶
装置と、前記一時記憶装置出力をｍ本ずつ並直列
変換する並直列変換回路と、前記並直列変換回路
出力から分離出力を得る分離回路と、前記分離回
路出力の位相合わせを行う遅延回路とを有するこ
とを特徴とする並直列変換分離回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7252481A JPS57186830A (en) | 1981-05-14 | 1981-05-14 | Parallel-series converting and separating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7252481A JPS57186830A (en) | 1981-05-14 | 1981-05-14 | Parallel-series converting and separating circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57186830A JPS57186830A (en) | 1982-11-17 |
| JPS632369B2 true JPS632369B2 (ja) | 1988-01-19 |
Family
ID=13491800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7252481A Granted JPS57186830A (en) | 1981-05-14 | 1981-05-14 | Parallel-series converting and separating circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57186830A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61164341A (ja) * | 1985-01-17 | 1986-07-25 | Oki Electric Ind Co Ltd | 直並列並直列変換方式 |
| JPS61256828A (ja) * | 1985-01-17 | 1986-11-14 | Oki Electric Ind Co Ltd | 直並列変換回路 |
| JPS62128215A (ja) * | 1985-11-29 | 1987-06-10 | Hitachi Ltd | 直並列および並直列変換回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49123540A (ja) * | 1973-03-30 | 1974-11-26 |
-
1981
- 1981-05-14 JP JP7252481A patent/JPS57186830A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57186830A (en) | 1982-11-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR870002538A (ko) | 멀티플렉스형 실시간 피라미드 신호 처리 시스템 | |
| CA2024809A1 (en) | Digital signal multiplexing apparatus and demultiplexing apparatus | |
| JPS632369B2 (ja) | ||
| JPH0327635A (ja) | デイジタル通信装置 | |
| JP3345327B2 (ja) | 音声制御装置と音声制御方法とナビゲーションシステム | |
| JPS6318908B2 (ja) | ||
| JP2509176B2 (ja) | デ−タ速度変換処理回路 | |
| JP2693466B2 (ja) | 多重化符号変換方法 | |
| JPH03248640A (ja) | 多重通信方式 | |
| JPS63196130A (ja) | 信号検出方式 | |
| JPS61140241A (ja) | フレ−ム同期復帰方式 | |
| JP2692476B2 (ja) | フレーム同期システム | |
| JPH0813035B2 (ja) | フレーム同期方法及び装置 | |
| JP2581240B2 (ja) | 多重化装置 | |
| JP2861533B2 (ja) | ディジタルデータの装置内伝送システム | |
| JP2988120B2 (ja) | ディジタル送信装置，ディジタル受信装置およびスタッフ同期多重伝送装置 | |
| JP2559791Y2 (ja) | クロック発生回路 | |
| JP2766006B2 (ja) | エラスティック・ストア方式 | |
| JP2888048B2 (ja) | 時分割多重分離回路 | |
| JPS6029029A (ja) | Ａｄ変換器 | |
| JPH01216639A (ja) | 多重化方式 | |
| JPS6172434A (ja) | 位相同期装置 | |
| SU1278875A1 (ru) | Устройство св зи дл вычислительной системы | |
| JPH0498936A (ja) | Ａｔｍセル分離方法および回路ならびにａｔｍセル処理方法 | |
| JPH06105911B2 (ja) | デイジタル クロスコネクト ネツトワ−ク |