JPS6173350A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6173350A JPS6173350A JP19511284A JP19511284A JPS6173350A JP S6173350 A JPS6173350 A JP S6173350A JP 19511284 A JP19511284 A JP 19511284A JP 19511284 A JP19511284 A JP 19511284A JP S6173350 A JPS6173350 A JP S6173350A
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- JP
- Japan
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- layer
- conductive layer
- wiring
- adhered
- interlayer connection
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法、詳しくは半導体製造プ
ロセスにおける多層配線形成方法に関する。
ロセスにおける多層配線形成方法に関する。
近年大規模集積回路（ＬＳＩ）の高集積化にともない多
層配線が多用されるようになった。この場合多層配線の
層間接続が簡単な工程で、確実にに行え、しかも基板の
平坦化が可能な製造工程が要望される。
層配線が多用されるようになった。この場合多層配線の
層間接続が簡単な工程で、確実にに行え、しかも基板の
平坦化が可能な製造工程が要望される。
第２図（ａ）、 （ｂ）は従来例による層間接続を工程
順に示す基板断面図である。
順に示す基板断面図である。
第２図（ａｌにおいて、ｎ型珪素（Ｓｉ）基板１にｐ型
不純物を導入してベース領域２、さらにｎ型不純物を導
入してエミッタ領域３を形成する。
不純物を導入してベース領域２、さらにｎ型不純物を導
入してエミッタ領域３を形成する。
つぎに熱酸化による二酸化珪素（ＳＩＯ□）層４を被着
し、エミッタ、ベース、コレクタのコンタクト窓を開け
、第１の配線層としてアルミニウム（ＡＩ）層５を被着
し、バターニングしてエミッタ電極５Ｅ、ベース電極５
Ｂ、コレクタ電極５Ｃを形成する。
し、エミッタ、ベース、コレクタのコンタクト窓を開け
、第１の配線層としてアルミニウム（ＡＩ）層５を被着
し、バターニングしてエミッタ電極５Ｅ、ベース電極５
Ｂ、コレクタ電極５Ｃを形成する。
つぎに眉間絶縁層として燐珪酸ガラス（ＰＳＧ）層６を
被着し、パターニングして層間接続部を開口する。
被着し、パターニングして層間接続部を開口する。
第２図（ｂ）において、前記開口部を覆って第２の配線
層としてＡＩ層７を被着し、配線パターンにバターニン
グする。
層としてＡＩ層７を被着し、配線パターンにバターニン
グする。
従来例では第１の配線層上に被着された層間絶縁層に接
続孔（スルーホール）を開口して第１の配線層を露出し
、その上から第２の配線層を被着して層間接続を行うた
め、開口面積は大きくなり、またこの部分における平坦
性は悪く、従って半導体装置の高集積化、高密度化が阻
害される。
続孔（スルーホール）を開口して第１の配線層を露出し
、その上から第２の配線層を被着して層間接続を行うた
め、開口面積は大きくなり、またこの部分における平坦
性は悪く、従って半導体装置の高集積化、高密度化が阻
害される。
上記問題点の解決は、導電層と導電層との間にこれらの
導電層よりエツチングレートの小さい異種導電層を介在
してなる第１の配線層を基板上に被着し、最上層の該導
電層を層間接続部を残して除去した後、残った該導電層
の頂部を露出するようにして層間絶縁層を被着し、該導
電層の頂部および該層間絶縁層を覆って第２の配線層を
被着する本発明による半導体装置の製造方法により達成
される。
導電層よりエツチングレートの小さい異種導電層を介在
してなる第１の配線層を基板上に被着し、最上層の該導
電層を層間接続部を残して除去した後、残った該導電層
の頂部を露出するようにして層間絶縁層を被着し、該導
電層の頂部および該層間絶縁層を覆って第２の配線層を
被着する本発明による半導体装置の製造方法により達成
される。
第１の配線層において、エツチングレートの小さい異種
導電層は最表面の導電層をエツチングするときのストッ
パとしてはたらくことを利用して、通常のりソゲラフイ
エ程によるパターニングを用いて最表面の導電層を凸状
に形成する。
導電層は最表面の導電層をエツチングするときのストッ
パとしてはたらくことを利用して、通常のりソゲラフイ
エ程によるパターニングを用いて最表面の導電層を凸状
に形成する。
凸状に形成された最表面の導電層の周囲を層間絶縁層で
埋め、この上に第２の配線層を被着して眉間接続を行う
ため、基板表面は極めて平坦になる。
埋め、この上に第２の配線層を被着して眉間接続を行う
ため、基板表面は極めて平坦になる。
第１図（ａｌ、 （ｂ）は本発明による層間接続を工程
順に示す基板断面図である。
順に示す基板断面図である。
第１図（ａ）において、ｎ型Ｓｉ基板１にｐ型不純物を
導入してベース領域２、さらにｎ型不純物を導入してエ
ミッタ領域３を形成する。
導入してベース領域２、さらにｎ型不純物を導入してエ
ミッタ領域３を形成する。
つぎに熱酸化による５１０２層４を被着し、エミッタ、
ベース、コレクタのコンタクト窓を開け、第１の配線層
として厚さ６０００人のＡ１層５ （第１の導電層）、
厚さ１５００人のチタンタングステン（ＴｉＷ）層８
（エツチングレート［有］小さい異種４電層）、厚さ６
０００人の４１層９ （第２の導電層）を順次被着する
。
ベース、コレクタのコンタクト窓を開け、第１の配線層
として厚さ６０００人のＡ１層５ （第１の導電層）、
厚さ１５００人のチタンタングステン（ＴｉＷ）層８
（エツチングレート［有］小さい異種４電層）、厚さ６
０００人の４１層９ （第２の導電層）を順次被着する
。
第１の配線層の各層の被着は、アルゴン（Ａｒ）ガスを
用いて２×１０弓Ｔｏｒｒで、周波数１３．５６ＭＨｚ
、電力３００Ｗのスパッタにより行った。
用いて２×１０弓Ｔｏｒｒで、周波数１３．５６ＭＨｚ
、電力３００Ｗのスパッタにより行った。
つぎにパターニングにより層間接続部の４１層９を凸状
に残して、その他の部分をエツチングして除去する。
に残して、その他の部分をエツチングして除去する。
つぎにパターニングしてエミッタ電極５Ｅ、ベース電極
５Ｂ、コレクタ電極５Ｃを形成する。
５Ｂ、コレクタ電極５Ｃを形成する。
第１図（ｂ）において、眉間絶縁層としてＰＳＧ層６を
被着し、層間接続部の凸状の４１層９の頂部を露出する
。
被着し、層間接続部の凸状の４１層９の頂部を露出する
。
この方法は例えば、つぎのように行う。ＰＳＧ層６を基
板全面に被着した後、その上にレジストを基板表面が平
坦になるように厚く塗布し、ＰＳＧとレジストに対する
選択比が１のエツチングガスを用いてリアクティブ・イ
オン・エツチング（ＲＩＥ）法による異方性エツチング
で、基板に対して垂直方向のみエツチングして層間接続
部の凸状の４１層９の頂部を露出させるまで行う。この
ようにエツチングするとＰＳＧ層６の表面は平坦化され
る。
板全面に被着した後、その上にレジストを基板表面が平
坦になるように厚く塗布し、ＰＳＧとレジストに対する
選択比が１のエツチングガスを用いてリアクティブ・イ
オン・エツチング（ＲＩＥ）法による異方性エツチング
で、基板に対して垂直方向のみエツチングして層間接続
部の凸状の４１層９の頂部を露出させるまで行う。この
ようにエツチングするとＰＳＧ層６の表面は平坦化され
る。
前記Ａ１層９の露出部を覆って第２層目配線層・とじて
ＡＩ層７°を被着し、配線パターンにパターニングする
。
ＡＩ層７°を被着し、配線パターンにパターニングする
。
第１の配線層の各層のエツチングは、ＡＩのエツチング
ガスは三塩化硼素（ＢＣｌ２）、三塩化燐（ｐｃ＋３）
等を、Ｔｉ−の工・７チングガスは弗素（Ｆ）を用いて
、０、１５Ｔｏｒｒで、周波数１３．５６ＭＨ２の電力
３００−を印加して行った。
ガスは三塩化硼素（ＢＣｌ２）、三塩化燐（ｐｃ＋３）
等を、Ｔｉ−の工・７チングガスは弗素（Ｆ）を用いて
、０、１５Ｔｏｒｒで、周波数１３．５６ＭＨ２の電力
３００−を印加して行った。
実施例では、エツチングレートの小さい異種導電層とし
てＴｉＷを用いたが、これの代わりに窒化チタン（Ｔｉ
Ｎ） 、チタン（Ｔｉ）等を用いても発明の要旨は変わ
らない。
てＴｉＷを用いたが、これの代わりに窒化チタン（Ｔｉ
Ｎ） 、チタン（Ｔｉ）等を用いても発明の要旨は変わ
らない。
以上詳細に説明したように本発明によれば、層間接続を
第１の配線層上に被着された層間絶縁層にスルーホール
を形成しないで行うため、層間接続部における平坦性は
良く、従って半導体装置の高集積化、高密度化が可能と
なる。
第１の配線層上に被着された層間絶縁層にスルーホール
を形成しないで行うため、層間接続部における平坦性は
良く、従って半導体装置の高集積化、高密度化が可能と
なる。
第１図（ａ）、 （ｂｌは本発明による層間接続を工程
順に示す基板断面図、 第２図（ａ）、 （ｂ）は従来例による層間接続を工程
順に示す基板断面図である。 図において、 １はｎ型Ｓｉ基板、 ２はベース領域２３はエミッタ
領域、 ４はＳＴＯ□層、５はＡ１層、 （５，８，
９は第１の配線層）８はＴｉＷ層、 ９はへ１層、 ５Ｅはエミッタ電極、 ５Ｂはベース電極、５Ｃはコレ
クタ電極、 ７はＡ１層（第２の配線層） を示す。
順に示す基板断面図、 第２図（ａ）、 （ｂ）は従来例による層間接続を工程
順に示す基板断面図である。 図において、 １はｎ型Ｓｉ基板、 ２はベース領域２３はエミッタ
領域、 ４はＳＴＯ□層、５はＡ１層、 （５，８，
９は第１の配線層）８はＴｉＷ層、 ９はへ１層、 ５Ｅはエミッタ電極、 ５Ｂはベース電極、５Ｃはコレ
クタ電極、 ７はＡ１層（第２の配線層） を示す。
Claims (1)
- 導電層と導電層との間にこれらの導電層よりエッチン
グレートの小さい異種導電層を介在してなる第１の配線
層を基板上に被着し、最上層の該導電層を層間接続部を
残して除去した後、残った該導電層の頂部を露出するよ
うにして層間絶縁層を被着し、該導電層の頂部および該
層間絶縁層を覆って第２の配線層を被着することを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19511284A JPS6173350A (ja) | 1984-09-18 | 1984-09-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19511284A JPS6173350A (ja) | 1984-09-18 | 1984-09-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6173350A true JPS6173350A (ja) | 1986-04-15 |
Family
ID=16335693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19511284A Pending JPS6173350A (ja) | 1984-09-18 | 1984-09-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6173350A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5087578A (en) * | 1986-09-26 | 1992-02-11 | Kabushiki Kaisha Toshiba | Semiconductor device having multi-layered wiring |
-
1984
- 1984-09-18 JP JP19511284A patent/JPS6173350A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5087578A (en) * | 1986-09-26 | 1992-02-11 | Kabushiki Kaisha Toshiba | Semiconductor device having multi-layered wiring |
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