JPH0642481B2 - 半導体装置の製法 - Google Patents
半導体装置の製法Info
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- JPH0642481B2 JPH0642481B2 JP59086753A JP8675384A JPH0642481B2 JP H0642481 B2 JPH0642481 B2 JP H0642481B2 JP 59086753 A JP59086753 A JP 59086753A JP 8675384 A JP8675384 A JP 8675384A JP H0642481 B2 JPH0642481 B2 JP H0642481B2
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- Japan
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- insulating layer
- wiring
- semiconductor device
- layer
- etching
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、半導体装置の製法、特に多層配線構造を有す
る半導体装置における配線間の絶縁層上の表面を平坦化
するための方法に関する。
る半導体装置における配線間の絶縁層上の表面を平坦化
するための方法に関する。
背景技術とその問題点 多層配線構造を有する半導体装置において、上層配線と
下層配線間の電気的分離は、両配線間に絶縁薄膜（層間
絶縁層）を形成することにより行なわれている。この層
間絶縁層は、上層配線を微細加工する上でその表面形状
が下地の段差（下層配線、フイールド酸化膜等）に拘わ
らず平坦であることが次の理由により望ましい。即ち、
層間絶縁層の表面が平坦であれば、上層配線の段部で被
覆された絶縁物の悪化（例えば段切れ等）による断線が
なくなり、信頼性が向上するからである。また、上層配
線加工のためのフオトリソグラフイでパターニングが容
易になるため、加工精度、歩留が向上する。
下層配線間の電気的分離は、両配線間に絶縁薄膜（層間
絶縁層）を形成することにより行なわれている。この層
間絶縁層は、上層配線を微細加工する上でその表面形状
が下地の段差（下層配線、フイールド酸化膜等）に拘わ
らず平坦であることが次の理由により望ましい。即ち、
層間絶縁層の表面が平坦であれば、上層配線の段部で被
覆された絶縁物の悪化（例えば段切れ等）による断線が
なくなり、信頼性が向上するからである。また、上層配
線加工のためのフオトリソグラフイでパターニングが容
易になるため、加工精度、歩留が向上する。
この層間絶縁層の表面を平坦化する際、配線の材質が高
温でも変形、変質しない高融点物質（例えば、ポリシリ
コン、シリサイド、高融点金属等）であれば、金属不純
物添加ガラス（PSG、AsSG、Pb含有酸化膜等）を層間絶
縁層材料として使用し、800〜1100℃の高温処理により
軟化させて平坦な表面を得ることができる（所謂グラス
フロウ又はリフロー技術）。しかし、電気抵抗の低いAl
又はAl、Si、Cuの合金等を使用しようとする場合、これ
らの配線材は低融点物質であるため上記リフロー技術は
使用することができず、従来層間絶縁層の表面凸起部の
みをRIE、イオンミリング（イオンビームエツチング）
等で選択的にエツチング除去して表面の平坦化を図つて
いた。しかし、従来の方法で層間絶縁層を厚く形成しよ
うとする場合、配線の段部で絶縁材の被覆性が悪化し、
特に第１図に示すように並列に並ぶ配線(1)間において
は絶縁材(2)が張り出し（いわゆるオーバハング）、溝
部分又は空洞部分(3)が生じていた。この結果、エツチ
ングしても平坦な表面が得られないという問題点があつ
た。(5)はSi基板、(4)はSiO2膜である。また、このよう
なオーバハングを回避しようとする場合、薄い絶縁層の
形成とエツチングによる平坦化処理を何回か繰り返して
行なわなければならず、製造が複雑であつた。そして、
層間絶縁層をCVDで形成する場合、CVDの装置及び方法
（常圧、減圧、プラズマ併用等）により、段部の被覆性
に差が生じるため、装置、方法を選んで使用しなければ
ならないという欠点があつた。
温でも変形、変質しない高融点物質（例えば、ポリシリ
コン、シリサイド、高融点金属等）であれば、金属不純
物添加ガラス（PSG、AsSG、Pb含有酸化膜等）を層間絶
縁層材料として使用し、800〜1100℃の高温処理により
軟化させて平坦な表面を得ることができる（所謂グラス
フロウ又はリフロー技術）。しかし、電気抵抗の低いAl
又はAl、Si、Cuの合金等を使用しようとする場合、これ
らの配線材は低融点物質であるため上記リフロー技術は
使用することができず、従来層間絶縁層の表面凸起部の
みをRIE、イオンミリング（イオンビームエツチング）
等で選択的にエツチング除去して表面の平坦化を図つて
いた。しかし、従来の方法で層間絶縁層を厚く形成しよ
うとする場合、配線の段部で絶縁材の被覆性が悪化し、
特に第１図に示すように並列に並ぶ配線(1)間において
は絶縁材(2)が張り出し（いわゆるオーバハング）、溝
部分又は空洞部分(3)が生じていた。この結果、エツチ
ングしても平坦な表面が得られないという問題点があつ
た。(5)はSi基板、(4)はSiO2膜である。また、このよう
なオーバハングを回避しようとする場合、薄い絶縁層の
形成とエツチングによる平坦化処理を何回か繰り返して
行なわなければならず、製造が複雑であつた。そして、
層間絶縁層をCVDで形成する場合、CVDの装置及び方法
（常圧、減圧、プラズマ併用等）により、段部の被覆性
に差が生じるため、装置、方法を選んで使用しなければ
ならないという欠点があつた。
発明の目的 本発明は、配線間の絶縁層上の表面を低温（常温）によ
り平坦化することができる半導体装置の製法を提供する
ものである。
り平坦化することができる半導体装置の製法を提供する
ものである。
発明の概要 本発明は、半導体装置に形成された段部上に第１の絶縁
層を形成する工程と、この第１の絶縁層を異方性エツチ
ングして段部の側面にテーパを形成する工程と、第１の
絶縁層上に第２の絶縁層を形成する工程と、この第２の
絶縁層上に第３の絶縁層を表面が平坦化されるように形
成する工程と、異方性エツチングにより第２の絶縁層に
おいて平坦化する工程を有する半導体装置の製法であ
る。
層を形成する工程と、この第１の絶縁層を異方性エツチ
ングして段部の側面にテーパを形成する工程と、第１の
絶縁層上に第２の絶縁層を形成する工程と、この第２の
絶縁層上に第３の絶縁層を表面が平坦化されるように形
成する工程と、異方性エツチングにより第２の絶縁層に
おいて平坦化する工程を有する半導体装置の製法であ
る。
上記製法により、低温で配線間の絶縁層上の表面を平坦
化することができる。
化することができる。
実施例 本実施例においては、２層配線構造を有する半導体装置
の製法について説明する。
の製法について説明する。
先ず、第２図Ａに示すように、Si基板(11)の表面にSiO2
膜(12)を形成した後、１層目のAl配線(13)を所定間隔を
置いて並列して形成する。このAl配線(13)は、Siを１％
含有するAl（純粋のAl、Al-Si-Cuの合金等でもよい）よ
りなり、その厚さは4000Åである。
膜(12)を形成した後、１層目のAl配線(13)を所定間隔を
置いて並列して形成する。このAl配線(13)は、Siを１％
含有するAl（純粋のAl、Al-Si-Cuの合金等でもよい）よ
りなり、その厚さは4000Åである。
次に、第２図Ｂに示すように、Al配線(13)の上にプラズ
マCVDで順次SixNyを1000Å、CVDで純粋のSiO2を1000
Å、PSGを4000Å被着して第１の絶縁層(14)を形成す
る。
マCVDで順次SixNyを1000Å、CVDで純粋のSiO2を1000
Å、PSGを4000Å被着して第１の絶縁層(14)を形成す
る。
次に、第２図Ｃに示すように、例えばRIE（CF4＋H2又は
CHF3、６×▲10-2 torr▼、400W）により異方性エツチン
グを行ない、Al配線(13)の両側面に絶縁層(14)のテーパ
(15)を形成する（いわゆるサイド・ウオール・スペイ
サ）。なお、Al配線(13)上の絶縁層(14)は完全に除去さ
れていてもよく、また一部分残つていてもよい。しか
し、Alの異常成長（所謂ヒロツクの形成）を防止するた
めには、Al配線(13)上の絶縁層(14)を残しておく方が好
ましい。
CHF3、６×▲10-2 torr▼、400W）により異方性エツチン
グを行ない、Al配線(13)の両側面に絶縁層(14)のテーパ
(15)を形成する（いわゆるサイド・ウオール・スペイ
サ）。なお、Al配線(13)上の絶縁層(14)は完全に除去さ
れていてもよく、また一部分残つていてもよい。しか
し、Alの異常成長（所謂ヒロツクの形成）を防止するた
めには、Al配線(13)上の絶縁層(14)を残しておく方が好
ましい。
次に、第２図Ｄに示すように、CVDで順次純粋のSiO2を1
000Å、PSGを1.4μ被着して第２の絶縁層(16)を形成す
る。この第２の絶縁層(16)としては、上記構成の他に、
SiO2、不純物を注入したSiO2、Si3N4、ポリイミド(PIQ)
等の無機又は有機の絶縁物、又はこれらを組合わせた多
層よりなるものであつてもよい。なお、この絶縁層(16)
の厚さとしては、Si基板(11)からの高さをＴ、Al配線(1
3)の厚さをｔとした場合、Ｔ＞ｔとなるように形成す
る。逆にＴ＜ｔとした場合、平坦化した後、Al配線(13)
上が絶縁層(16)で覆われなくなるので不適当である。
000Å、PSGを1.4μ被着して第２の絶縁層(16)を形成す
る。この第２の絶縁層(16)としては、上記構成の他に、
SiO2、不純物を注入したSiO2、Si3N4、ポリイミド(PIQ)
等の無機又は有機の絶縁物、又はこれらを組合わせた多
層よりなるものであつてもよい。なお、この絶縁層(16)
の厚さとしては、Si基板(11)からの高さをＴ、Al配線(1
3)の厚さをｔとした場合、Ｔ＞ｔとなるように形成す
る。逆にＴ＜ｔとした場合、平坦化した後、Al配線(13)
上が絶縁層(16)で覆われなくなるので不適当である。
次に、第２図Ｅに示すように、この第２の絶縁層(16)の
上に第３の絶縁層(17)を両Al配線(13)間では厚く、Al配
線(13)上では薄くなるように例えばスピンナで被着し
て、表面が略平坦となるように形成する。ここで使用す
る絶縁材としては、溶剤に溶かした有機物又は無機物を
使用することができる。表面の平坦化法としては、絶縁
材を被着した後、100〜300℃の熱処理による軟化現象を
利用してもよい。フオトレジストを約1.0μの厚さにス
ピンナで被着し、160℃で30分間の熱処理により、表面
を軟化させ平坦化を行う。この第３の絶縁層(17)の材質
として、次のような条件を全て満たすものであればこの
工程で目的の平坦化が達成される。即ち、第１に下地の
絶縁層と密着性は良いが、化学反応はしないこと、第２
にSi基板に形成される電気的活性領域に悪影響を与えな
いこと、第３に上に形成される配線との密着性が良く、
化学反応をしないこと、第４に少くとも400〜500℃の熱
処理で変質、変形しないこと等である。しかし、現状で
はこのような要件を全て備えている物質はなく、また充
分な平坦化が得られる形成方法もないので、第３の絶縁
層(7)の表面に若干の凹凸が生ずるのは避けられない。
従つて、この第３の絶縁層(17)は、次の工程におけるエ
ツチングマスク材としてのみ利用する。
上に第３の絶縁層(17)を両Al配線(13)間では厚く、Al配
線(13)上では薄くなるように例えばスピンナで被着し
て、表面が略平坦となるように形成する。ここで使用す
る絶縁材としては、溶剤に溶かした有機物又は無機物を
使用することができる。表面の平坦化法としては、絶縁
材を被着した後、100〜300℃の熱処理による軟化現象を
利用してもよい。フオトレジストを約1.0μの厚さにス
ピンナで被着し、160℃で30分間の熱処理により、表面
を軟化させ平坦化を行う。この第３の絶縁層(17)の材質
として、次のような条件を全て満たすものであればこの
工程で目的の平坦化が達成される。即ち、第１に下地の
絶縁層と密着性は良いが、化学反応はしないこと、第２
にSi基板に形成される電気的活性領域に悪影響を与えな
いこと、第３に上に形成される配線との密着性が良く、
化学反応をしないこと、第４に少くとも400〜500℃の熱
処理で変質、変形しないこと等である。しかし、現状で
はこのような要件を全て備えている物質はなく、また充
分な平坦化が得られる形成方法もないので、第３の絶縁
層(7)の表面に若干の凹凸が生ずるのは避けられない。
従つて、この第３の絶縁層(17)は、次の工程におけるエ
ツチングマスク材としてのみ利用する。
次に、第２図Ｆに示すように、RIEのような異方性エツ
チングが可能なドライエツチング法を使用し、第２の絶
縁層(16)と第３の絶縁層(17)とのエツチング速度が同じ
条件（第２の絶縁層(16)のエツチング速度が第３の絶縁
層(17)のエツチング速度より多少速い条件でも良い）で
エツチングし、第３の絶縁層(17)において（一点鎖線Ｘ
で示す位置）完全な平坦化を得る。これは、第２の絶縁
層(16)の段差の低い所(18)は、上の厚い第３の絶縁層(1
7)のマスキング効果によりエツチングされず、Al配線(1
3)の上部の絶縁層(16)のみ選択的にエツチング除去され
るからである。従つて、平坦化後は、第３の絶縁層(17)
は完全に除去されることになるが、もし部分的に残つて
いる場合には、第３の絶縁層(17)のみを化学的な選択エ
ツチング又はO2ガスを用いたプラズマエツチングで除去
する。なお、RIEでエツチングする際の具体的な条件
は、例えばCHF3(40sccm)＋O2(3sccm)、0.06Torr、450Wa
tt(0.23W/cm2)とする。この工程で最終的に形成される
平坦化された層間絶縁層の厚さは、Al配線(13)上部の厚
さをｓとした場合、ｓＴ−ｔである。
チングが可能なドライエツチング法を使用し、第２の絶
縁層(16)と第３の絶縁層(17)とのエツチング速度が同じ
条件（第２の絶縁層(16)のエツチング速度が第３の絶縁
層(17)のエツチング速度より多少速い条件でも良い）で
エツチングし、第３の絶縁層(17)において（一点鎖線Ｘ
で示す位置）完全な平坦化を得る。これは、第２の絶縁
層(16)の段差の低い所(18)は、上の厚い第３の絶縁層(1
7)のマスキング効果によりエツチングされず、Al配線(1
3)の上部の絶縁層(16)のみ選択的にエツチング除去され
るからである。従つて、平坦化後は、第３の絶縁層(17)
は完全に除去されることになるが、もし部分的に残つて
いる場合には、第３の絶縁層(17)のみを化学的な選択エ
ツチング又はO2ガスを用いたプラズマエツチングで除去
する。なお、RIEでエツチングする際の具体的な条件
は、例えばCHF3(40sccm)＋O2(3sccm)、0.06Torr、450Wa
tt(0.23W/cm2)とする。この工程で最終的に形成される
平坦化された層間絶縁層の厚さは、Al配線(13)上部の厚
さをｓとした場合、ｓＴ−ｔである。
次に、第２図Ｈに示すように、Al（例えばSiを１％含
有）を1.0μの厚さとなるようスパツタリング又は蒸着
で形成した後、パターニングを行い、２層目のAl配線(1
9)を形成する。なお、図示しないが、通常この後、２層
目のAl配線(19)の上に保護膜となる絶縁層を形成した
後、外部回路との接続のためにパツド窓明けが行なわれ
る。
有）を1.0μの厚さとなるようスパツタリング又は蒸着
で形成した後、パターニングを行い、２層目のAl配線(1
9)を形成する。なお、図示しないが、通常この後、２層
目のAl配線(19)の上に保護膜となる絶縁層を形成した
後、外部回路との接続のためにパツド窓明けが行なわれ
る。
なお、Al配線(13)の厚さが厚い場合、第２図Ｇで示した
最終的な平坦化工程の後でもAl配線(13)間の絶縁層(16)
に凹状部分が生ずることがある。このような場合、従来
と同様の方法により平坦化工程を繰り返してもよいが、
凹状部分は非常に局所的であるため、シリカガラスの溶
剤をスピンナで被着した後、ベーキング（90〜250℃）
するだけでも充分な平坦化が達成される。
最終的な平坦化工程の後でもAl配線(13)間の絶縁層(16)
に凹状部分が生ずることがある。このような場合、従来
と同様の方法により平坦化工程を繰り返してもよいが、
凹状部分は非常に局所的であるため、シリカガラスの溶
剤をスピンナで被着した後、ベーキング（90〜250℃）
するだけでも充分な平坦化が達成される。
本発明は、例えばポリSi配線１層とAl配線２層の３層配
線構造にも適用することができ、この場合には、ポリSi
配線の上に層間絶縁膜を熱処理（リフロー方式）で平坦
に形成した後、上記実施例と同様の処理を行えばよい。
他の応用例としては、前述した平坦化層の上に、さらに
電気的活性な領域（バイポーラトランジスタ又はＭＯＳ
トランジスタ等）を設けた、いわゆる３次元デバイスに
も応用可能である。
線構造にも適用することができ、この場合には、ポリSi
配線の上に層間絶縁膜を熱処理（リフロー方式）で平坦
に形成した後、上記実施例と同様の処理を行えばよい。
他の応用例としては、前述した平坦化層の上に、さらに
電気的活性な領域（バイポーラトランジスタ又はＭＯＳ
トランジスタ等）を設けた、いわゆる３次元デバイスに
も応用可能である。
上記製法によれば、層間絶縁層に従来のような溝部分又
は空洞部分が生じることなく層間絶縁層を厚く形成する
ことができる。従つて、上記１回の連続した平坦化工程
により充分な平坦度が得られるため、製造が容易であ
り、且つ再現性及び安定性が優れている。また、Al配線
段部での絶縁材の被覆性が良好になるため、従来のよう
にCVDの装置、条件等を選ぶ必要はなくなる。
は空洞部分が生じることなく層間絶縁層を厚く形成する
ことができる。従つて、上記１回の連続した平坦化工程
により充分な平坦度が得られるため、製造が容易であ
り、且つ再現性及び安定性が優れている。また、Al配線
段部での絶縁材の被覆性が良好になるため、従来のよう
にCVDの装置、条件等を選ぶ必要はなくなる。
発明の効果 本半導体装置の製法によれば、高温の熱処理を必要とせ
ずに低温（常温）で層間絶縁層の平坦化を実現できるた
め、電気抵抗の低いAl、Al合金等の低融点材料を多層配
線構造を有する半導体装置の配線に使用することが可能
になる。この結果、半導体装置例えばVLSI、LSIの動作
速度の向上を図ることができる。また、製法が容易であ
るから、従来の配線技術に大きな変更を加えないでも本
製法のために使用することができる。
ずに低温（常温）で層間絶縁層の平坦化を実現できるた
め、電気抵抗の低いAl、Al合金等の低融点材料を多層配
線構造を有する半導体装置の配線に使用することが可能
になる。この結果、半導体装置例えばVLSI、LSIの動作
速度の向上を図ることができる。また、製法が容易であ
るから、従来の配線技術に大きな変更を加えないでも本
製法のために使用することができる。
第１図は従来の半導体装置の製法を説明するための断面
図、第２図Ａ〜Ｈは本発明に係る半導体装置の製法を示
す断面図である。 (11)はSi基板、(12)はSiO2膜、(13)は１層目のAl配線、
(14)は第１の絶縁層、(15)はテーパ、(16)は第２の絶縁
層、(17)は第３の絶縁層、(19)は２層目のAl配線であ
る。
図、第２図Ａ〜Ｈは本発明に係る半導体装置の製法を示
す断面図である。 (11)はSi基板、(12)はSiO2膜、(13)は１層目のAl配線、
(14)は第１の絶縁層、(15)はテーパ、(16)は第２の絶縁
層、(17)は第３の絶縁層、(19)は２層目のAl配線であ
る。
Claims (1)
- 【請求項１】半導体装置に形成された段部上に第１の絶
縁層を形成する工程と、該第１の絶縁層を異方性エツチ
ングして上記段部の側面にテーパを形成する工程と、上
記第１の絶縁層上に第２の絶縁層を形成する工程と、該
第２の絶縁層上に第３の絶縁層を表面が平坦化されるよ
うに形成する工程と、異方性エツチングにより上記第２
の絶縁層において平坦化する工程を有する半導体装置の
製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59086753A JPH0642481B2 (ja) | 1984-04-27 | 1984-04-27 | 半導体装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59086753A JPH0642481B2 (ja) | 1984-04-27 | 1984-04-27 | 半導体装置の製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60231340A JPS60231340A (ja) | 1985-11-16 |
| JPH0642481B2 true JPH0642481B2 (ja) | 1994-06-01 |
Family
ID=13895519
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59086753A Expired - Lifetime JPH0642481B2 (ja) | 1984-04-27 | 1984-04-27 | 半導体装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0642481B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4481070A (en) * | 1984-04-04 | 1984-11-06 | Advanced Micro Devices, Inc. | Double planarization process for multilayer metallization of integrated circuit structures |
| JPS6233445A (ja) * | 1985-08-07 | 1987-02-13 | Nec Corp | 多層配線とその製造方法 |
| JPH04340749A (ja) * | 1991-05-17 | 1992-11-27 | Nec Corp | 半導体装置の製造方法 |
| JPH0513587A (ja) * | 1991-07-02 | 1993-01-22 | Matsushita Electron Corp | 半導体装置の製造方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5444482A (en) * | 1977-09-14 | 1979-04-07 | Matsushita Electric Ind Co Ltd | Mos type semiconductor device and its manufacture |
| JPS57143845A (en) * | 1981-02-27 | 1982-09-06 | Fujitsu Ltd | Formation of multi-layer wiring composition |
| JPS57193045A (en) * | 1981-05-23 | 1982-11-27 | Nippon Telegr & Teleph Corp <Ntt> | Integrated circuit device and manufacture thereof |
| JPS5893329A (ja) * | 1981-11-30 | 1983-06-03 | Toshiba Corp | 絶縁層の平担化方法 |
| JPS5897848A (ja) * | 1981-12-08 | 1983-06-10 | Seiko Instr & Electronics Ltd | 表面平滑化方法 |
| JPS58216443A (ja) * | 1982-06-10 | 1983-12-16 | Toshiba Corp | 半導体装置の製造方法 |
| JPS5969950A (ja) * | 1982-10-15 | 1984-04-20 | Nec Corp | 多層配線形成方法 |
-
1984
- 1984-04-27 JP JP59086753A patent/JPH0642481B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60231340A (ja) | 1985-11-16 |
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