JPS6173378A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6173378A JPS6173378A JP59194599A JP19459984A JPS6173378A JP S6173378 A JPS6173378 A JP S6173378A JP 59194599 A JP59194599 A JP 59194599A JP 19459984 A JP19459984 A JP 19459984A JP S6173378 A JPS6173378 A JP S6173378A
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- Japan
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- film
- gate
- opening
- diffusion hole
- silicon nitride
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
- H10D30/83—FETs having PN junction gate electrodes
Landscapes
- Formation Of Insulating Films (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野１
この発明は半導体装置の製造方法に関し、特に、高い相
互コンダクタンスを有するメツジノグー１〜構造のＰチ
ャンネル接合形電界効果１−ランジスタ等の半導体装置
を窒化シリコンＩＩｓ！によるセルファライン方式でＩ
！ＩＪ造するのに好適イ゛１半）“９体装置）“Ｊ貴方
法に関するものである。
互コンダクタンスを有するメツジノグー１〜構造のＰチ
ャンネル接合形電界効果１−ランジスタ等の半導体装置
を窒化シリコンＩＩｓ！によるセルファライン方式でＩ
！ＩＪ造するのに好適イ゛１半）“９体装置）“Ｊ貴方
法に関するものである。
Ｕ発明の技術的ｉ′￥射１
メツシュゲート構造のＰチレンネル接合形電ワＪ効果ト
ランジスタ（以下にはＰチＶンネル、ノーＦＥＴと略記
する）はグー１〜長及びユニット寸法が小さいため、ゲ
ート、ソース及びドレインの各領域の形成工程ではレル
ファライン（自己＋ｊＨ−＠合１０によるパターニング
技術が利用されている。
ランジスタ（以下にはＰチＶンネル、ノーＦＥＴと略記
する）はグー１〜長及びユニット寸法が小さいため、ゲ
ート、ソース及びドレインの各領域の形成工程ではレル
ファライン（自己＋ｊＨ−＠合１０によるパターニング
技術が利用されている。
第３図（ａ ）乃至第３図（「）は、従来Ｉｔ 、ｂ
、Ｉ”ｔているゲート並びにソース及びドレインの各領
域の形成工程の概略を断面図どして示した乙の【ある。
、Ｉ”ｔているゲート並びにソース及びドレインの各領
域の形成工程の概略を断面図どして示した乙の【ある。
従来の製造方法では、まず第３図（ａ ）に示ずように
、Ｎ型の半導体基板１ （Ｓｉ ）の表面に気相成長さ
せたＰ型の高抵抗層２（エピタキシャル層）の上に、酸
化１１Ｑ３ （Ｓ ＋ ０２ ）及び窒化シリコン膜４
（Ｓｉ ３ Ｎｍ ＞をこの順に堆積ざ「た後、第３
図（ｂ ’）に示すように、窒化シリコン膜４に公知の
フォトエツチング等によってゲート拡散孔４ａ並びにソ
ース拡散孔４ｂ及びドレイン拡散孔４Ｃを選択開口する
。 そして、窒化シリコン股４の、ゲート拡散孔４ａを
マスクとしてウォッシュアウトエツチングを行って第３
図（Ｃ）に示すように酸化膜３に該窒化シリコン膜４の
ゲート拡散孔４ａと同じ大きさのゲート拡散孔３ａを間
口して高抵抗層２を該ゲート拡散孔３ａ内に露出させる
。
、Ｎ型の半導体基板１ （Ｓｉ ）の表面に気相成長さ
せたＰ型の高抵抗層２（エピタキシャル層）の上に、酸
化１１Ｑ３ （Ｓ ＋ ０２ ）及び窒化シリコン膜４
（Ｓｉ ３ Ｎｍ ＞をこの順に堆積ざ「た後、第３
図（ｂ ’）に示すように、窒化シリコン膜４に公知の
フォトエツチング等によってゲート拡散孔４ａ並びにソ
ース拡散孔４ｂ及びドレイン拡散孔４Ｃを選択開口する
。 そして、窒化シリコン股４の、ゲート拡散孔４ａを
マスクとしてウォッシュアウトエツチングを行って第３
図（Ｃ）に示すように酸化膜３に該窒化シリコン膜４の
ゲート拡散孔４ａと同じ大きさのゲート拡散孔３ａを間
口して高抵抗層２を該ゲート拡散孔３ａ内に露出させる
。
続いて第３図（ｄ ）に示すように窒化シリコン膜４上
にＣＶＤ法によって燐シリケートガラス膜５（以下には
ＰＳＧＩＩＱと略記する）を堆積させた後、全体を加熱
し、該ＰＳＧｌ！Ｊ５を燐の固体拡散源として燐を該高
抵抗層２内に拡散させてＮ型高濃度層のゲート拡散領域
６を形成する。
にＣＶＤ法によって燐シリケートガラス膜５（以下には
ＰＳＧＩＩＱと略記する）を堆積させた後、全体を加熱
し、該ＰＳＧｌ！Ｊ５を燐の固体拡散源として燐を該高
抵抗層２内に拡散させてＮ型高濃度層のゲート拡散領域
６を形成する。
次にＰ Ｓ Ｇ ８１１５をフォトエツチングして窒化
シリコン膜４のソース拡散孔４ｂ及びドレイン拡散孔４
Ｃの各々の上にＰＳＧＳｂＯ２口を形成した後、窒化シ
リコン模４をマスクとしてつＡツシュアウトエッチング
により酸化１１’２３にソース拡散孔３ｂ及びドレイン
拡散孔３Ｃを１？１１０し、それぞれの拡散孔内に高抵
抗層２を露出させる。 ついで第３図（０）に示すよう
に、パッシベーション膜を兼ねるボロンドープトポリシ
リコン膜７（以下にはＢＰＳＩｌｕと略記する）をＰＳ
ＱＩＰ２５の十から所要厚さに被着させ、８ＰＳ模７を
ソース拡散孔３ｂ及びドレイン拡散孔３Ｃ内の高抵抗層
２の表面にも堆積させる。 ついで全体を加熱して該Ｂ
ＰＳＦＪ７をほう素（Ｂ）の固体拡散源としてほう素を
該高抵抗層２内に拡散させることにより、Ｐ！！！高淵
度層のソース拡散領域８とドレイン拡散領域９とを該高
抵抗層２内に形成する。 そして最後に該ＢＰＳｇＩ７
をフォトエツチングして配線パターンの溝７８を形成し
た後、該８ＰＳ膜７の上に配線形成とパッシベーション
を行って素子形成を終了する。
シリコン膜４のソース拡散孔４ｂ及びドレイン拡散孔４
Ｃの各々の上にＰＳＧＳｂＯ２口を形成した後、窒化シ
リコン模４をマスクとしてつＡツシュアウトエッチング
により酸化１１’２３にソース拡散孔３ｂ及びドレイン
拡散孔３Ｃを１？１１０し、それぞれの拡散孔内に高抵
抗層２を露出させる。 ついで第３図（０）に示すよう
に、パッシベーション膜を兼ねるボロンドープトポリシ
リコン膜７（以下にはＢＰＳＩｌｕと略記する）をＰＳ
ＱＩＰ２５の十から所要厚さに被着させ、８ＰＳ模７を
ソース拡散孔３ｂ及びドレイン拡散孔３Ｃ内の高抵抗層
２の表面にも堆積させる。 ついで全体を加熱して該Ｂ
ＰＳＦＪ７をほう素（Ｂ）の固体拡散源としてほう素を
該高抵抗層２内に拡散させることにより、Ｐ！！！高淵
度層のソース拡散領域８とドレイン拡散領域９とを該高
抵抗層２内に形成する。 そして最後に該ＢＰＳｇＩ７
をフォトエツチングして配線パターンの溝７８を形成し
た後、該８ＰＳ膜７の上に配線形成とパッシベーション
を行って素子形成を終了する。
［背景技術の問題点］
ところが、前記のごとき従来方法で製造されたＰチャン
ネルＪ−ＦＥＴには耐圧（ゲート・ドレイン間電圧Ｖ
ｃｏｏ ）不良となるものがかなりあり、問題となって
いた。 そこで本発明者等がその原因について調査した
ところ、次のような現象がその原因となっていることが
わかった。 以下に、従来方法に存する問題点について
説明する。
ネルＪ−ＦＥＴには耐圧（ゲート・ドレイン間電圧Ｖ
ｃｏｏ ）不良となるものがかなりあり、問題となって
いた。 そこで本発明者等がその原因について調査した
ところ、次のような現象がその原因となっていることが
わかった。 以下に、従来方法に存する問題点について
説明する。
前記のごとき従来の製造方法では、酸化膜３にゲート拡
散孔３ａを開口するため該酸化膜３をウォッシュアウト
エツチングをする工程で、該酸化膜３がサイドエッヂさ
れて該酸化膜３のゲート拡散孔３ａは窒化シリコン膜４
のゲート拡散孔４ａよりも大きくなり、その結果、第４
図に示すように窒化シリコン膜４のゲート拡散孔の孔縁
が酸化膜３のゲート拡散孔に対してオーバーハング４ｄ
となる。 このため、元来が段差被覆性の悪いＰＳＧＳ
ｂＯ２化シリコン膜４の上から堆積させると、該オーバ
ーハング４ｄの箇所でＰＳＧＳｂＯ２切れを起こし、ゲ
ート拡散孔内に露出する高抵抗層２の上に被着されたＰ
ＳＧ膜５Ａと窒化シリコン膜４上に被着されたＰＳＧ膜
５Ｂとの間に間隙が生じる。 従ってＰＳＧ膜５上に１
３ＰＳ膜７を被着させると、第４図に示すようにＰＳＧ
模の不連続部の間隙に入り込んだＢＰＳ膜７が高抵抗層
内のゲート拡散領域６と接触するため、ソース拡散領域
とドレイン拡散領域とを形成する工程においてＢＰＳ膜
７がゲート拡散領域６に突き夫け、その結果、ＢＰＳ膜
７を介してゲート拡散領域とドレイン拡散領域とが短絡
して耐圧不良を生じることが判明した。
散孔３ａを開口するため該酸化膜３をウォッシュアウト
エツチングをする工程で、該酸化膜３がサイドエッヂさ
れて該酸化膜３のゲート拡散孔３ａは窒化シリコン膜４
のゲート拡散孔４ａよりも大きくなり、その結果、第４
図に示すように窒化シリコン膜４のゲート拡散孔の孔縁
が酸化膜３のゲート拡散孔に対してオーバーハング４ｄ
となる。 このため、元来が段差被覆性の悪いＰＳＧＳ
ｂＯ２化シリコン膜４の上から堆積させると、該オーバ
ーハング４ｄの箇所でＰＳＧＳｂＯ２切れを起こし、ゲ
ート拡散孔内に露出する高抵抗層２の上に被着されたＰ
ＳＧ膜５Ａと窒化シリコン膜４上に被着されたＰＳＧ膜
５Ｂとの間に間隙が生じる。 従ってＰＳＧ膜５上に１
３ＰＳ膜７を被着させると、第４図に示すようにＰＳＧ
模の不連続部の間隙に入り込んだＢＰＳ膜７が高抵抗層
内のゲート拡散領域６と接触するため、ソース拡散領域
とドレイン拡散領域とを形成する工程においてＢＰＳ膜
７がゲート拡散領域６に突き夫け、その結果、ＢＰＳ膜
７を介してゲート拡散領域とドレイン拡散領域とが短絡
して耐圧不良を生じることが判明した。
このような現象の発生を防止するためには、たとえば、
窒化シリコン膜、Ｐ Ｓ Ｇ ＭＡ及びＢ Ｐ Ｓ Ｉ
Ｉ！ａ等を使用しない製造方法も考えられるが、窒化シ
リコン膜はよく知られているように重金底等による汚染
を防止する機能を有するとともに半導体装置の低周波雑
音を低減させる効果があり、また、ＢＰＳ膜も酸化膜中
のＮａイオン等の動きを抑制する効果を有しているため
、窒化シリコン膜及びＢ Ｐ Ｓ ＩＩＩを用いない方
法では、酸化膜中のＮａイオンや表面準位などの影響に
より反転層が出来Ａ５すくなり、リーク電流や低周波雑
音の多いＪ−ＦＥＴが製造されることになる。
窒化シリコン膜、Ｐ Ｓ Ｇ ＭＡ及びＢ Ｐ Ｓ Ｉ
Ｉ！ａ等を使用しない製造方法も考えられるが、窒化シ
リコン膜はよく知られているように重金底等による汚染
を防止する機能を有するとともに半導体装置の低周波雑
音を低減させる効果があり、また、ＢＰＳ膜も酸化膜中
のＮａイオン等の動きを抑制する効果を有しているため
、窒化シリコン膜及びＢ Ｐ Ｓ ＩＩＩを用いない方
法では、酸化膜中のＮａイオンや表面準位などの影響に
より反転層が出来Ａ５すくなり、リーク電流や低周波雑
音の多いＪ−ＦＥＴが製造されることになる。
［発明の目的］
この発明の目的は、前記のごとき現象の発生を防止して
従来の半導体装置よりも耐圧が高い半導体装置を得るこ
とのできる、半導体装置の製造方法を提供することであ
る。
従来の半導体装置よりも耐圧が高い半導体装置を得るこ
とのできる、半導体装置の製造方法を提供することであ
る。
［発明の概要］
この発明による製造方法の特徴は、窒化シリコン膜及び
Ｂ Ｐ Ｓ ｆｌｕを使用して従来のＰチャンネルＪ−
ＦＥＴの特性を維持させる一方、ＢＦ３膜のグー１〜拡
散領域への突抜けを未然に防止して従来品よりも耐圧の
大きなＰチャンネルＪ−ＦＥＴを実現できることにある
。 以下の実施例に示すこの発明による製造方法におい
ては、ゲート拡散孔の形成に先立って酸化膜に予め該ゲ
ート拡散孔よりも大きな開口を形成した後、該酸化膜上
に窒化シリコン膜を堆積するとともに該窒化シリコン摸
で該間口を埋め、ついで該開口内の窒化シリコン膜に該
開口よりも小さなゲート拡散孔を形成すると同時にセル
ファライン方式のソース拡散孔及びドレイン拡散孔を形
成し、該ゲート拡散孔を通して半導体基板内に不純物導
入を行うことにＪ、リゲート拡散領域を形成することを
特徴とする。 この発明の製造方法によれば、ゲート拡
散孔の形成時に酸化膜のウォッシュアウトが生じないた
め、ゲート拡散孔において窒化シリコン股のオーバーハ
ング及びＰＳＧ膜の段切れが生ぜず、従って、ＢＦ３膜
のゲート拡散領域への突扱けが生じる恐れは全くない。
Ｂ Ｐ Ｓ ｆｌｕを使用して従来のＰチャンネルＪ−
ＦＥＴの特性を維持させる一方、ＢＦ３膜のグー１〜拡
散領域への突抜けを未然に防止して従来品よりも耐圧の
大きなＰチャンネルＪ−ＦＥＴを実現できることにある
。 以下の実施例に示すこの発明による製造方法におい
ては、ゲート拡散孔の形成に先立って酸化膜に予め該ゲ
ート拡散孔よりも大きな開口を形成した後、該酸化膜上
に窒化シリコン膜を堆積するとともに該窒化シリコン摸
で該間口を埋め、ついで該開口内の窒化シリコン膜に該
開口よりも小さなゲート拡散孔を形成すると同時にセル
ファライン方式のソース拡散孔及びドレイン拡散孔を形
成し、該ゲート拡散孔を通して半導体基板内に不純物導
入を行うことにＪ、リゲート拡散領域を形成することを
特徴とする。 この発明の製造方法によれば、ゲート拡
散孔の形成時に酸化膜のウォッシュアウトが生じないた
め、ゲート拡散孔において窒化シリコン股のオーバーハ
ング及びＰＳＧ膜の段切れが生ぜず、従って、ＢＦ３膜
のゲート拡散領域への突扱けが生じる恐れは全くない。
［発明の実施例］
本発明の製造方法をメツシュグー１〜描造のＰチャンネ
ルＪ−ＦＥＴの製造に適用した場合を第１図（ａ ）乃
至第１図（ｅ ）を参照して説明する。
ルＪ−ＦＥＴの製造に適用した場合を第１図（ａ ）乃
至第１図（ｅ ）を参照して説明する。
ＰチャンネルＪ−ＦＥＴの製造に適用した場合の本発明
の製造方法にｉＢいては、まず、Ｎ＋型の半導体基板１
の表面に気相成長させたＰ型の高抵抗層２に、酸化膜３
（Ｓｉ Ｏ２）を形成した後、第１図（ａ）に示すよ
うに該酸化膜のゲート拡散領域形成予定位置に所定のゲ
ート拡散孔よりも大ぎな開口３Ａをあける。
の製造方法にｉＢいては、まず、Ｎ＋型の半導体基板１
の表面に気相成長させたＰ型の高抵抗層２に、酸化膜３
（Ｓｉ Ｏ２）を形成した後、第１図（ａ）に示すよ
うに該酸化膜のゲート拡散領域形成予定位置に所定のゲ
ート拡散孔よりも大ぎな開口３Ａをあける。
次に、該開口３Ａを含めて酸化膜３の全面に第１図（ｂ
）に示すように窒化シリコン膜４を被着ざぜて該開口内
の高抵抗層２の表面をも窒化シリコン膜４で被覆した後
、該開口３Ａ内の窒化シリコン膜に該開口３Ａよりも小
さな所定のゲート拡散孔４Ａを開口する。 また、同時
に、ゲート拡散孔４Ａとセルファラインさせるためのソ
ース拡散孔４ｂ及びドレイン拡散孔４Ｃを、この窒化シ
リコン膜４に開口する。
）に示すように窒化シリコン膜４を被着ざぜて該開口内
の高抵抗層２の表面をも窒化シリコン膜４で被覆した後
、該開口３Ａ内の窒化シリコン膜に該開口３Ａよりも小
さな所定のゲート拡散孔４Ａを開口する。 また、同時
に、ゲート拡散孔４Ａとセルファラインさせるためのソ
ース拡散孔４ｂ及びドレイン拡散孔４Ｃを、この窒化シ
リコン膜４に開口する。
ついで窒化シリコン膜４の上に第１図（Ｃ）に示すよう
にＰＳＧ膜５を被若さばて窒化シリコン膜４のゲート拡
散孔４Ａ及びソース拡散孔４ｂ並びにドレイン拡散孔４
ＣをＰＳＧ膜５で埋めた後、全体を加熱してＰＳＧ膜５
中の燐を高抵抗層２中に拡散させることにより第１図（
ｄ ）に示づ′ようにＮ型車ｉｌｌ ａ Ｆｉのゲート
拡散領域６を形成する。
にＰＳＧ膜５を被若さばて窒化シリコン膜４のゲート拡
散孔４Ａ及びソース拡散孔４ｂ並びにドレイン拡散孔４
ＣをＰＳＧ膜５で埋めた後、全体を加熱してＰＳＧ膜５
中の燐を高抵抗層２中に拡散させることにより第１図（
ｄ ）に示づ′ようにＮ型車ｉｌｌ ａ Ｆｉのゲート
拡散領域６を形成する。
次に窒化シリコン膜４のソース拡散孔４１）とドレイン
拡散孔４Ｃの上のＰＳＧ膜５を選択開口し、窒化シリコ
ン膜４をマスクとして酸化膜３にソース拡散孔３ｂ及び
ドレイン拡散孔３Ｃを第１図（ｄ ）に示すように開口
する。
拡散孔４Ｃの上のＰＳＧ膜５を選択開口し、窒化シリコ
ン膜４をマスクとして酸化膜３にソース拡散孔３ｂ及び
ドレイン拡散孔３Ｃを第１図（ｄ ）に示すように開口
する。
ついで、ＰＳＧ膜５の上からＢＰＳ膜７を第１図（ｅ）
に示すようにＪｒｔ積させてソース拡散孔３ｂ及びドレ
イン拡散孔３Ｃの中の高抵抗層２の表面に被着させた後
、全体を加熱して１３ Ｐ Ｓ ＩＥＩ！ ７中のほう
素を該高抵抗層２中に拡散ざヒることによりＰ型高溌度
層のソース拡ｒＩｉ領域８及びドレイン拡散領［９を形
成する。 そして、更にＢＦ３膜をフォトエツチングし
て配線用の：ｉ６７ ａを形成した後、配線形成と最終
保護膜形成とを行って素子形成工程を終了する。
に示すようにＪｒｔ積させてソース拡散孔３ｂ及びドレ
イン拡散孔３Ｃの中の高抵抗層２の表面に被着させた後
、全体を加熱して１３ Ｐ Ｓ ＩＥＩ！ ７中のほう
素を該高抵抗層２中に拡散ざヒることによりＰ型高溌度
層のソース拡ｒＩｉ領域８及びドレイン拡散領［９を形
成する。 そして、更にＢＦ３膜をフォトエツチングし
て配線用の：ｉ６７ ａを形成した後、配線形成と最終
保護膜形成とを行って素子形成工程を終了する。
前記のごとき工程で製造されたＰ ’ｆ−１−ンネルＪ
−ＦＥＴのゲートの近１力を拡大して示したのが第２図
である。 この図から明らかなように、本発明製造方法
で製造されたＰチャンネルＪ−ＦＥＴのゲート部分にお
いては、酸化膜３の間口部に窒化シリコン膜４がオーバ
ーハングしていないためＰＳＧＳｂＯ２切れが生じてお
らず、・従って、ＢＰＳ膜７がゲート拡散領域６に接触
する現象が防止され、ＢＰＳ膜７はＰＳＧＳｂＯ２って
ゲート拡散領域６からは完全に絶縁された状態となって
いる。
−ＦＥＴのゲートの近１力を拡大して示したのが第２図
である。 この図から明らかなように、本発明製造方法
で製造されたＰチャンネルＪ−ＦＥＴのゲート部分にお
いては、酸化膜３の間口部に窒化シリコン膜４がオーバ
ーハングしていないためＰＳＧＳｂＯ２切れが生じてお
らず、・従って、ＢＰＳ膜７がゲート拡散領域６に接触
する現象が防止され、ＢＰＳ膜７はＰＳＧＳｂＯ２って
ゲート拡散領域６からは完全に絶縁された状態となって
いる。
それ故、本発明製造方法で製造されたＰチャンネルＪ−
ＦＥＴではゲート・ドレイン間の短絡が生じる恐れがな
く、従って、従来品よりも耐圧が大きく且つ歩留りのよ
いＰチャンネルＪ−ＦＥＴとなる。
ＦＥＴではゲート・ドレイン間の短絡が生じる恐れがな
く、従って、従来品よりも耐圧が大きく且つ歩留りのよ
いＰチャンネルＪ−ＦＥＴとなる。
なお、前記実施例ではＰチャンネルＪ−ＦＥＴについて
本発明製造方法を適用した場合を示したが、本発明が他
の形式及び構造の半導体装置にも適用できることは当然
である。
本発明製造方法を適用した場合を示したが、本発明が他
の形式及び構造の半導体装置にも適用できることは当然
である。
［発明の効果］
従来の製造方法では、ゲート拡散孔の形成において酸化
膜をその上の窒化シリコン膜をマスクとしてウォッシュ
アウトエツチングしているため窒化シリコン膜のオーバ
ーハングに基因するＰＳＧ膜の段切れが発生し、その結
果、ゲート拡散領域へのＢＦ３膜の突抜けによって耐圧
不良が生じやすかったが、本発明製造方法では、半導体
基板１−に被着させた窒化シリコン膜にゲート拡散孔を
開口するのでゲート拡散孔に窒化シリコン膜のオーバー
ハングが生じることは全くなく、従ってそれに基因する
ゲート拡散領域へのＢＰＳ股の突抜りも生じる恐れがな
いため、従来品にくらべて耐圧が会く、また、耐圧不良
の発生率ら著しく少ない、高歩留り且つ高信頼性の半導
体装置を製造することができる。
膜をその上の窒化シリコン膜をマスクとしてウォッシュ
アウトエツチングしているため窒化シリコン膜のオーバ
ーハングに基因するＰＳＧ膜の段切れが発生し、その結
果、ゲート拡散領域へのＢＦ３膜の突抜けによって耐圧
不良が生じやすかったが、本発明製造方法では、半導体
基板１−に被着させた窒化シリコン膜にゲート拡散孔を
開口するのでゲート拡散孔に窒化シリコン膜のオーバー
ハングが生じることは全くなく、従ってそれに基因する
ゲート拡散領域へのＢＰＳ股の突抜りも生じる恐れがな
いため、従来品にくらべて耐圧が会く、また、耐圧不良
の発生率ら著しく少ない、高歩留り且つ高信頼性の半導
体装置を製造することができる。
第１図（ａ ）乃至第１図（ｅ ）は本発明製造方法の
一実施例の工程を示す断面図、第２図は第１図（ｅ ）
の■の部分の拡大図、第３図（ａ ）乃至第３図（ｆ
）は従来の製造方法の工程を示１断面図、第４図は第３
図（「）の■の部分の拡大図である。 １・・・半導体基板、 ２・・・高抵抗層、 ３・・・
酸化膜、 ４・・・窒化シリコン膜、 ５・・・ＰＳＧ
膜、６・・・ゲート拡散領域、 ７・・・ＢＦ３膜、
８・・・ソース拡散領域、 ９・・・ドレイン拡散領域
。 第１ 図 第１図 第２図 第３図 第４図
一実施例の工程を示す断面図、第２図は第１図（ｅ ）
の■の部分の拡大図、第３図（ａ ）乃至第３図（ｆ
）は従来の製造方法の工程を示１断面図、第４図は第３
図（「）の■の部分の拡大図である。 １・・・半導体基板、 ２・・・高抵抗層、 ３・・・
酸化膜、 ４・・・窒化シリコン膜、 ５・・・ＰＳＧ
膜、６・・・ゲート拡散領域、 ７・・・ＢＦ３膜、
８・・・ソース拡散領域、 ９・・・ドレイン拡散領域
。 第１ 図 第１図 第２図 第３図 第４図
Claims (1)
- 【特許請求の範囲】 １ 窒化シリコン膜によるソース・ゲート・ドレイン整
合方式を用いた接合形電界効果トランジスタを製造する
にあたり、 第一の導電型の半導体基板上に形成した第二の導電型の
高抵抗層の上に酸化膜を形成する工程と、該酸化膜の所
定の位置に所定の拡散孔よりも大きな開口を形成する工
程と、該開口内に露出した該高抵抗層の面と該酸化膜の
上に窒化シリコン膜を形成する工程と、該開口上の該窒
化シリコン膜に該開口よりも小さい所定の大きさのゲー
ト拡散孔を形成する工程と、該ゲート拡散孔内に露出し
た該高抵抗層の面と該窒化シリコン膜の上に不純物含有
膜を形成した後に該不純物含有膜中の不純物を該拡散孔
を通して該高抵抗層内に拡散させて該高抵抗層内に所定
のゲート拡散領域を形成する工程とを含む半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59194599A JPS6173378A (ja) | 1984-09-19 | 1984-09-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59194599A JPS6173378A (ja) | 1984-09-19 | 1984-09-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6173378A true JPS6173378A (ja) | 1986-04-15 |
Family
ID=16327224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59194599A Pending JPS6173378A (ja) | 1984-09-19 | 1984-09-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6173378A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS636879A (ja) * | 1986-06-26 | 1988-01-12 | Nec Corp | 接合型電界効果トランジスタの製造方法 |
-
1984
- 1984-09-19 JP JP59194599A patent/JPS6173378A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS636879A (ja) * | 1986-06-26 | 1988-01-12 | Nec Corp | 接合型電界効果トランジスタの製造方法 |
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