JPS636879A - 接合型電界効果トランジスタの製造方法 - Google Patents
接合型電界効果トランジスタの製造方法Info
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- JPS636879A JPS636879A JP15019086A JP15019086A JPS636879A JP S636879 A JPS636879 A JP S636879A JP 15019086 A JP15019086 A JP 15019086A JP 15019086 A JP15019086 A JP 15019086A JP S636879 A JPS636879 A JP S636879A
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- film
- dielectric film
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- Pending
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は数１００ Ｍｂ ／ｓ ＝Ｇｂ ／ ｓ の
周波数帯域で利用される高速の接合型電界効果トランジ
スタの製造方法に関する。
周波数帯域で利用される高速の接合型電界効果トランジ
スタの製造方法に関する。
（従来の技術）
第３図はエレクトロニクス・レターズ（Ｅｌｏｔｒｏｎ
。
。
Ｌｅｔｔ、２０． ３９４． （１９８４））誌など
に述べられている接合型電界効果トランジスタ（以下Ｊ
−ＦＥＴと略記する）の製造方法を図示したものである
。Ｉ ｎ Ｇａ Ａｓをチャンネル層としたものであり
、半絶縁性ＩｎＰ基板３」の上１ｃＩｎｏ、５ｓＧａ６
．４ｙ Ａｓｓｓ２を形成（第３図（ａ））した後、誘
電体膜３３を形成し、とれをマスクとして拡散またはイ
オン注入によ’） 、Ｉｎｏ−ｓｓ ｃａｏｊ４ Ａｓ
ｓｓ２Ｋｐ型領域３４を形成する（第３図（ｂ））。こ
の後、誘電体膜３３を除去し、次いでゲート電極３５を
ｐ型領域３４の上に形成し、更にソース及びドレイン電
極３６を設ける（第３図（Ｃ））。
に述べられている接合型電界効果トランジスタ（以下Ｊ
−ＦＥＴと略記する）の製造方法を図示したものである
。Ｉ ｎ Ｇａ Ａｓをチャンネル層としたものであり
、半絶縁性ＩｎＰ基板３」の上１ｃＩｎｏ、５ｓＧａ６
．４ｙ Ａｓｓｓ２を形成（第３図（ａ））した後、誘
電体膜３３を形成し、とれをマスクとして拡散またはイ
オン注入によ’） 、Ｉｎｏ−ｓｓ ｃａｏｊ４ Ａｓ
ｓｓ２Ｋｐ型領域３４を形成する（第３図（ｂ））。こ
の後、誘電体膜３３を除去し、次いでゲート電極３５を
ｐ型領域３４の上に形成し、更にソース及びドレイン電
極３６を設ける（第３図（Ｃ））。
（発明が解決しようとする問題点）
Ｊ−ＰＥＴのゲートストライプ上に金属配線を施すこと
は、熱雑音の増加を抑える点で重要である。Ｊ−ＦＥＴ
の入力換算等価雑音電流＜ｔｎ＞は次式で与えられる。
は、熱雑音の増加を抑える点で重要である。Ｊ−ＦＥＴ
の入力換算等価雑音電流＜ｔｎ＞は次式で与えられる。
ここでｋはボルツマン定数、Ｔは絶対温度、Δｆに周波
数帯域、ＣＩは入力容量、Ｉｍは相互コンダクタンスで
ある。αは雑音定数で α＝α。＋ｉｍ−Ｒｆｉ ・・・・・・・・・・・
・・・・（２）と表わせられる。（２）式に於いてα。
数帯域、ＣＩは入力容量、Ｉｍは相互コンダクタンスで
ある。αは雑音定数で α＝α。＋ｉｍ−Ｒｆｉ ・・・・・・・・・・・
・・・・（２）と表わせられる。（２）式に於いてα。
は定数で、０．７〜１の値をとる。Ｒ，９はゲートスト
ライプの直列抵抗で でボされる。（３）式に於いてＷとＬはそれぞれゲート
幅とゲート長であ勺、又ρＳはゲートのシート抵抗であ
る。イオン注入のみでゲートを形成したとするとρｇ
： ２ ＫΩ／ｓｑとなる。Ｗ＝３００μｍ ＸＬ ＝
Ｌ １１ｍとするとＲｇ＝８６にΩとなシ１．９ｍ＝
ＬＯｍｓ とすると（２）式、右辺の第二項の値は８
６０となるのでαの値はα。に比べて大きくな、！５Ｊ
−ＦＥＴＯ熱雑音は非常に増大する。従ってゲート上に
金属配線を施すことは低雑音化を図るときく重要な点と
なる。ところがゲート長は高速ＦＥＴでは一般的に数μ
ｍと幅が狭いために第３図のような手順で、イオン注入
領域にゲート配線を行なうととは巌しい目合わせが要る
ために非常に困難となる。
ライプの直列抵抗で でボされる。（３）式に於いてＷとＬはそれぞれゲート
幅とゲート長であ勺、又ρＳはゲートのシート抵抗であ
る。イオン注入のみでゲートを形成したとするとρｇ
： ２ ＫΩ／ｓｑとなる。Ｗ＝３００μｍ ＸＬ ＝
Ｌ １１ｍとするとＲｇ＝８６にΩとなシ１．９ｍ＝
ＬＯｍｓ とすると（２）式、右辺の第二項の値は８
６０となるのでαの値はα。に比べて大きくな、！５Ｊ
−ＦＥＴＯ熱雑音は非常に増大する。従ってゲート上に
金属配線を施すことは低雑音化を図るときく重要な点と
なる。ところがゲート長は高速ＦＥＴでは一般的に数μ
ｍと幅が狭いために第３図のような手順で、イオン注入
領域にゲート配線を行なうととは巌しい目合わせが要る
ために非常に困難となる。
そこで、本発明は、上記欠点に鑑みなされたものであシ
、電極形成工程における目合わせが不要で歩留シがよい
Ｊ−ＦＥＴの製造方法を提供することを目的とする。
、電極形成工程における目合わせが不要で歩留シがよい
Ｊ−ＦＥＴの製造方法を提供することを目的とする。
（問題点を解決するための手段）
前述の問題点を解決するために本発明が提供するＪ−Ｆ
ＥＴの製造方法では、第１導電型の半導体の上に第１の
誘電体膜とこれよシエッチング速度の遅い第２の誘電体
膜を順次形成した後にゲート部分を開口する。スピンコ
ート法で第３の誘電体膜のスピンコート膜を塗布し、開
口部を介して拡散を行ない第２誘電型領域を形成する。
ＥＴの製造方法では、第１導電型の半導体の上に第１の
誘電体膜とこれよシエッチング速度の遅い第２の誘電体
膜を順次形成した後にゲート部分を開口する。スピンコ
ート法で第３の誘電体膜のスピンコート膜を塗布し、開
口部を介して拡散を行ない第２誘電型領域を形成する。
次に前記第３の誘電体膜を除去した後、エツチング速度
の違いを使って第１の誘電体をくぼませてアンダカット
させる。その後、ゲート電極を前記開口に作られた廂を
利用して拡散を行なった領域に自己整合的に形成する。
の違いを使って第１の誘電体をくぼませてアンダカット
させる。その後、ゲート電極を前記開口に作られた廂を
利用して拡散を行なった領域に自己整合的に形成する。
（作用）
本発明では、スピンコート法でゲート拡散を行なうので
拡散深さの制御性と再現性が良い。又ゲート開口部に廂
を作シ、後のゲート電極の形成時にその廂を利用して自
己整合的にゲート領域に金属をのせるので従来法に比べ
て細かな目合わせが不要となシ、製造歩留シを格段に向
上させられる。
拡散深さの制御性と再現性が良い。又ゲート開口部に廂
を作シ、後のゲート電極の形成時にその廂を利用して自
己整合的にゲート領域に金属をのせるので従来法に比べ
て細かな目合わせが不要となシ、製造歩留シを格段に向
上させられる。
（実施例）
第１図（ａ）〜（ｅ）は本発明の一実施例の各工程にお
いて順次形成される半導体構造をそれぞれ示す断面図で
ある。これら図は、移動度が高い工１６．ＨＧａｏ、４
ｙ Ａｓ層をチャンネルとしたＪ−ＦＥＴの製造方法を
示している。半絶縁性ＩｎＰ基板１１の上に厚さ０．５
μｍのＩ ｎ ａ、ｓ ｓ Ｇａ ａＡｑ Ａｓ層１２
を成長させる（第１図（ａ））。キャリア濃度はｎ＝３
Ｘｌｏ ｃＩｔ で移動度はμ＝７５００ｃｍ″Ｖ−
１８−１であった。次に第１の誘電体膜及び第２の誘電
体膜としてＣＶＤで形成した０、２μｍ厚のＳｌＯ！膜
１３とプラズマＣｖＤによる０、２μｍ厚のＳｉＮ膜１
４を順次形成する。この後フォト・レジスト１５によっ
てパターニングを行ないＣＨＦ。
いて順次形成される半導体構造をそれぞれ示す断面図で
ある。これら図は、移動度が高い工１６．ＨＧａｏ、４
ｙ Ａｓ層をチャンネルとしたＪ−ＦＥＴの製造方法を
示している。半絶縁性ＩｎＰ基板１１の上に厚さ０．５
μｍのＩ ｎ ａ、ｓ ｓ Ｇａ ａＡｑ Ａｓ層１２
を成長させる（第１図（ａ））。キャリア濃度はｎ＝３
Ｘｌｏ ｃＩｔ で移動度はμ＝７５００ｃｍ″Ｖ−
１８−１であった。次に第１の誘電体膜及び第２の誘電
体膜としてＣＶＤで形成した０、２μｍ厚のＳｌＯ！膜
１３とプラズマＣｖＤによる０、２μｍ厚のＳｉＮ膜１
４を順次形成する。この後フォト・レジスト１５によっ
てパターニングを行ないＣＨＦ。
ガスでドライエツチングし、ゲート部分を開口させる。
開口幅は１μｍであった（第１図（ｂ））。
次にスピンコート法で第３のスピンコート膜としてＺｎ
ドープのスピンコート膜１６を塗布させる。
ドープのスピンコート膜１６を塗布させる。
ベーキングを行なった後５４０℃でＺｎを０．２／ｊｍ
の深さで拡散させ第２導電型領域１７を形成する（第１
図（Ｃ））。拡散深さの制御性は±０．０１μｍであっ
た。バッフアートＨＦでスピンコート膜１６を除去し、
更にエツチングを継続して、第１図（ｄ）に示した様に
ＳｉＮ膜１４に０．２１１ｍ程度で廂を形成する。プラ
ズマＣＣＶＤ−８ｉＮのエツチング速度は膜形成温度に
依存し、高温でつける程エツチング速度は遅くな、９．
３００℃で形成したＳｉＮ膜１４ではＳｉＯ□膜１３３
Ａであった。７チパツフアードＨＦのＳ ｉｏｎ膜に対
するエツチング速度は０．１５μｍ／間であシＳｉＮ膜
１４を殆んど削ることなく廂を作ることができる。
の深さで拡散させ第２導電型領域１７を形成する（第１
図（Ｃ））。拡散深さの制御性は±０．０１μｍであっ
た。バッフアートＨＦでスピンコート膜１６を除去し、
更にエツチングを継続して、第１図（ｄ）に示した様に
ＳｉＮ膜１４に０．２１１ｍ程度で廂を形成する。プラ
ズマＣＣＶＤ−８ｉＮのエツチング速度は膜形成温度に
依存し、高温でつける程エツチング速度は遅くな、９．
３００℃で形成したＳｉＮ膜１４ではＳｉＯ□膜１３３
Ａであった。７チパツフアードＨＦのＳ ｉｏｎ膜に対
するエツチング速度は０．１５μｍ／間であシＳｉＮ膜
１４を殆んど削ることなく廂を作ることができる。
この状態でＡｕＺｎＬ８を蒸着するとＳｉＮ膜１４に形
成された廂の効果でＡｕＺｎ １８が第２導電型領域１
７の上に自己整合的に形成できる（第１図（ｄ））。最
後に誘電体膜を除去し、ＡｕＧｅ −Ｎｉ１９でソース
、ドレイン電極を形成する（第１図（ｅ））。
成された廂の効果でＡｕＺｎ １８が第２導電型領域１
７の上に自己整合的に形成できる（第１図（ｄ））。最
後に誘電体膜を除去し、ＡｕＧｅ −Ｎｉ１９でソース
、ドレイン電極を形成する（第１図（ｅ））。
第２図はＪ−Ｆ′ＥＴＯビｙｆ；ｔ７１！圧Ｖｐとチャ
ネルのキャリア濃度の関係を示したものであるが、■、
のバラツキと再現性を良くするためにはチャネル厚ａに
高い制御性が必要とされるととが分かる。
ネルのキャリア濃度の関係を示したものであるが、■、
のバラツキと再現性を良くするためにはチャネル厚ａに
高い制御性が必要とされるととが分かる。
（発明の効果）
以上、説明したように本発明では拡散深さの制である。
１１に優れたスピンコート法でゲート拡散を行ない、又
第２の誘電体膜に形成した廂を利用してゲート金属を第
２導ｉｉ型領域１７に自己整合的にのせることができる
ので、電極形成時の目合わせが不要となシ、作製が簡単
になシ、製造歩留）ｔｌ−向上させることができる。
第２の誘電体膜に形成した廂を利用してゲート金属を第
２導ｉｉ型領域１７に自己整合的にのせることができる
ので、電極形成時の目合わせが不要となシ、作製が簡単
になシ、製造歩留）ｔｌ−向上させることができる。
第１図でａ）〜（ｅ）Ｉは本発明の一実施例の各工程に
おいて形成される半導体構造を順次に示す断面図、第２
図は本発明により製造されるＪ −ＦＥＴにおけるキャ
リア濃度とピンチオフ電圧の関係を示す特性図、第３図
（ａ）〜（ｅ）は従来のＪ・ＦＥＴの製造方法の各工程
において形成される半導体構造を順次に示す断面図であ
る。
おいて形成される半導体構造を順次に示す断面図、第２
図は本発明により製造されるＪ −ＦＥＴにおけるキャ
リア濃度とピンチオフ電圧の関係を示す特性図、第３図
（ａ）〜（ｅ）は従来のＪ・ＦＥＴの製造方法の各工程
において形成される半導体構造を順次に示す断面図であ
る。
Claims (1)
- 基板上にチャンネル層となる第１導電型の半導体層を形
成する工程と、この半導体層上に第１の誘電体膜及びこ
の誘電体膜よりもエッチング速度の遅い第２の誘電体膜
を順次形成する工程と、これら誘電体膜をエッチングし
て開口部を形成する工程と、スピンコート法によつてス
ピンコート膜より当該開口部を通して拡散を行ない前記
半導体層に第２導電型領域を形成する工程と、前記スピ
ンコート膜を除去した後に前記開口部に於いて前記第２
の誘電体膜を廂状に突き出させるエッチング工程と、前
記開口部を介して前記第２導電型領域に自己整合的にゲ
ート電極を形成する工程と、ソース領域及びドレイン領
域にそれぞれ電極を形成する工程とを含むことを特徴と
する接合型電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15019086A JPS636879A (ja) | 1986-06-26 | 1986-06-26 | 接合型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15019086A JPS636879A (ja) | 1986-06-26 | 1986-06-26 | 接合型電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS636879A true JPS636879A (ja) | 1988-01-12 |
Family
ID=15491481
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15019086A Pending JPS636879A (ja) | 1986-06-26 | 1986-06-26 | 接合型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS636879A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03266893A (ja) * | 1990-03-16 | 1991-11-27 | Yamaha Corp | 楽音制御パラメータ設定装置 |
| US5707003A (en) * | 1995-05-18 | 1998-01-13 | Kokuyo Co., Ltd. | Box file |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58145158A (ja) * | 1982-02-23 | 1983-08-29 | Toshiba Corp | 電界効果トランジスタ及びその製造方法 |
| JPS6173378A (ja) * | 1984-09-19 | 1986-04-15 | Toshiba Corp | 半導体装置の製造方法 |
-
1986
- 1986-06-26 JP JP15019086A patent/JPS636879A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58145158A (ja) * | 1982-02-23 | 1983-08-29 | Toshiba Corp | 電界効果トランジスタ及びその製造方法 |
| JPS6173378A (ja) * | 1984-09-19 | 1986-04-15 | Toshiba Corp | 半導体装置の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03266893A (ja) * | 1990-03-16 | 1991-11-27 | Yamaha Corp | 楽音制御パラメータ設定装置 |
| US5707003A (en) * | 1995-05-18 | 1998-01-13 | Kokuyo Co., Ltd. | Box file |
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