JPS6174366A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6174366A JPS6174366A JP59194727A JP19472784A JPS6174366A JP S6174366 A JPS6174366 A JP S6174366A JP 59194727 A JP59194727 A JP 59194727A JP 19472784 A JP19472784 A JP 19472784A JP S6174366 A JPS6174366 A JP S6174366A
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- JP
- Japan
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- layer
- type
- type semiconductor
- region
- substrate
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D10/00—Bipolar junction transistors [BJT]
- H10D10/40—Vertical BJTs
- H10D10/441—Vertical BJTs having an emitter-base junction ending at a main surface of the body and a base-collector junction ending at a lateral surface of the body
Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体装置の製造法、とくに微細化された″Ｉ
ａ導体集積回路装置（ＩＣ）におけるサブｐ ｎ ｐ
トランジスタの製造技術に関する。
ａ導体集積回路装置（ＩＣ）におけるサブｐ ｎ ｐ
トランジスタの製造技術に関する。
サブｐｎｐｌ”ランジスタの製造プロセスは１通常、リ
ニアｒＣにおいて、Ｐ型Ｓｉ基板（サブス１−レート）
をコレクタとし、その上に形成したエピタキシャルｎ型
層をベースとし、ｎ型層表面に形成したＰ型層をエミッ
タとして利用するものであることが知られている。（集
積回路工学（１）コロナ社発行、発行日１９７９年４月
５日、柳井久義、永田穣、共薯ｐ１６５） 最近の超微細化されたＩＣプロセスでは、たとえば本出
願人により提案されたコレクタ下げバイポーラＴＣプロ
セスによれば、第７図に示すように、Ｐ型シリコン基板
１の上に一部でｎ０型埋込ＷＩ５を介して厚さの小さい
エピタキシャルｎ型シリコン層２を形成し、このｎ型シ
リコン層の一部に溝部３をあけるとともに、溝部３とＰ
型基板との間にＰ型アイソレーション層を介在させ、溝
部３に囲まれ他領域から電気的に分離されたｎ型領域表
面に、第８図に示すように、微細化されたｎｐｎトラン
ジスタ等の能動素子を形成するようにしている。
ニアｒＣにおいて、Ｐ型Ｓｉ基板（サブス１−レート）
をコレクタとし、その上に形成したエピタキシャルｎ型
層をベースとし、ｎ型層表面に形成したＰ型層をエミッ
タとして利用するものであることが知られている。（集
積回路工学（１）コロナ社発行、発行日１９７９年４月
５日、柳井久義、永田穣、共薯ｐ１６５） 最近の超微細化されたＩＣプロセスでは、たとえば本出
願人により提案されたコレクタ下げバイポーラＴＣプロ
セスによれば、第７図に示すように、Ｐ型シリコン基板
１の上に一部でｎ０型埋込ＷＩ５を介して厚さの小さい
エピタキシャルｎ型シリコン層２を形成し、このｎ型シ
リコン層の一部に溝部３をあけるとともに、溝部３とＰ
型基板との間にＰ型アイソレーション層を介在させ、溝
部３に囲まれ他領域から電気的に分離されたｎ型領域表
面に、第８図に示すように、微細化されたｎｐｎトラン
ジスタ等の能動素子を形成するようにしている。
同図において、６はｐ型拡散ベース、７はｎ４型拡散エ
ミツタ、８はｎ“型拡散コシクタ取り出し層で溝部３を
延長した凹部表面とｎ４型埋込層との間に設けである。
ミツタ、８はｎ“型拡散コシクタ取り出し層で溝部３を
延長した凹部表面とｎ４型埋込層との間に設けである。
しかし、このようなバイポーラＩＣプロセスを利用して
分離されたｎ型シリコン層からなる領域の一つを使用し
てサブｐｎｐトランジスタを形成しようとする場合、下
記のような問題が生じることが本発明者の検討によりあ
きらかとされた。
分離されたｎ型シリコン層からなる領域の一つを使用し
てサブｐｎｐトランジスタを形成しようとする場合、下
記のような問題が生じることが本発明者の検討によりあ
きらかとされた。
すなわち、第９図に示すように、ｎ１型埋込層を存在さ
せないエピタキシャルｎ型層２自体がベースになって、
このｎ型層の表面の一部に形成したＰ型拡散層（ＢＲ層
）６がエミッタとなり、溝部３のｐ型層４からコレクタ
を取り出すことになるが、ベースとなるエピタキシャル
ｎ型層の厚さｄが１．７５μｍ程度で薄くなるため、サ
ブｐｎｐ１−ランジスタの耐圧がきわめて小さいものと
なり。
せないエピタキシャルｎ型層２自体がベースになって、
このｎ型層の表面の一部に形成したＰ型拡散層（ＢＲ層
）６がエミッタとなり、溝部３のｐ型層４からコレクタ
を取り出すことになるが、ベースとなるエピタキシャル
ｎ型層の厚さｄが１．７５μｍ程度で薄くなるため、サ
ブｐｎｐ１−ランジスタの耐圧がきわめて小さいものと
なり。
ｔＶ程度の電圧でベース・エミッタ関のパンチスルーを
起こすこと↓こなる。
起こすこと↓こなる。
本発明は」１記した問題を克服するためになされたもの
であって、その目的とするところは、ＩＣの微細化プロ
セスにおいて、製造工数をとくに増やすことなく、耐圧
上充分に実用できるサブｐｎｐトランジスタの製造プロ
セスを提供することにある。
であって、その目的とするところは、ＩＣの微細化プロ
セスにおいて、製造工数をとくに増やすことなく、耐圧
上充分に実用できるサブｐｎｐトランジスタの製造プロ
セスを提供することにある。
本発明の上記ならびにその他の目的と新規な特徴は不明
ｍ書の記載及び添付図面よりあきらかになるであろう。
ｍ書の記載及び添付図面よりあきらかになるであろう。
本願において開示される発明のうち代表的なものの概要
を簡単、に説明す五ば、下記のとおりである。
を簡単、に説明す五ば、下記のとおりである。
すなわち、ｐ型Ｓｉ基板の上にｎ型Ｓｉ層を形成し、ｎ
型Ｓｉ層の一部を溝により包囲することによって、他領
域から隔離し、この隔離したｎ型層からなる領域をベー
スとし、ｎ型層表面に形成したｐ型拡散領域をエミッタ
とするとともに、ｐ型Ｓｉ基板をコレクタとるサブｐｎ
ｐトランジスタを製造するにあたって、少なくともｎ型
Ｓｉ層にこれとＰ型拡散層とがつくる接合部分を含めて
このｎ型層よりも濃度の高いｎ型不純物を拡散すること
により、工数を増やすことなく、耐圧の大きいサブｐｎ
ｐ）’ランジスタを提供でき、前記発明の目的を達成す
ることができる。
型Ｓｉ層の一部を溝により包囲することによって、他領
域から隔離し、この隔離したｎ型層からなる領域をベー
スとし、ｎ型層表面に形成したｐ型拡散領域をエミッタ
とするとともに、ｐ型Ｓｉ基板をコレクタとるサブｐｎ
ｐトランジスタを製造するにあたって、少なくともｎ型
Ｓｉ層にこれとＰ型拡散層とがつくる接合部分を含めて
このｎ型層よりも濃度の高いｎ型不純物を拡散すること
により、工数を増やすことなく、耐圧の大きいサブｐｎ
ｐ）’ランジスタを提供でき、前記発明の目的を達成す
ることができる。
第１図乃至第６図は本発明の一実施例を示すものであっ
て、一つの半導体基体上にサブｐｎｐｌ”ランジスタ、
ｎｐｎトランジスタ及びＩＩＬ（注入集積論理回路装置
）の各素子を形成するプロセスをモデル化した工程断面
図である。
て、一つの半導体基体上にサブｐｎｐｌ”ランジスタ、
ｎｐｎトランジスタ及びＩＩＬ（注入集積論理回路装置
）の各素子を形成するプロセスをモデル化した工程断面
図である。
以下、各工程に従って図面と対照しながら詳述する。
（１）ｐ−型シリコン（Ｓｉ）基板１（１００結品主面
、１〜２Ωｃｒｎ）の表面にマスク拡散によるｎ０型埋
込層５を形成し、その上にｎ−型ドープＳｉ層２ （１
，０Ω口）を１．７５ μｍの厚さにエピタキシャル成
長させる６ （第１図）（２）ｎ−型Ｓ ｉ ｆｉ ２
の表面に熱酸化及びＣＶＤ（気相化学堆積）法↓こより
形成した５ｉ０２膜９をマスクとしてｎ−型５１Ｍ２の
一部を０．８μｍ程度エッチして溝部（アイソレーショ
ン溝）３をあける。この溝部３によりｎ−型Ｓｉ層２が
電気的にいくつかの半導体領域に分離さ才するが、この
うち、領域■をサブｐｎｐトランジスタ形成部。
、１〜２Ωｃｒｎ）の表面にマスク拡散によるｎ０型埋
込層５を形成し、その上にｎ−型ドープＳｉ層２ （１
，０Ω口）を１．７５ μｍの厚さにエピタキシャル成
長させる６ （第１図）（２）ｎ−型Ｓ ｉ ｆｉ ２
の表面に熱酸化及びＣＶＤ（気相化学堆積）法↓こより
形成した５ｉ０２膜９をマスクとしてｎ−型５１Ｍ２の
一部を０．８μｍ程度エッチして溝部（アイソレーショ
ン溝）３をあける。この溝部３によりｎ−型Ｓｉ層２が
電気的にいくつかの半導体領域に分離さ才するが、この
うち、領域■をサブｐｎｐトランジスタ形成部。
領域■をｎｐｎトランジスタ形成部、そして領域■をＩ
ＴＬ形成部とする。（第２図） なお、ＴｔＬを形成する領域■表面は全面を０．３μｍ
程度エッチしてエピタキシャル店厚さを小さくしておく
ことが好ましい。
ＴＬ形成部とする。（第２図） なお、ＴｔＬを形成する領域■表面は全面を０．３μｍ
程度エッチしてエピタキシャル店厚さを小さくしておく
ことが好ましい。
（３）表面酸化により全面に５ｉ０２膜１０を形成し、
この５ｉ０２膜の一部をエッチ除去した領域ｒ及び領域
■の表面に対しドナ（ｎ型不純物）、たとえばＰ（リン
）をイオン打ち込みしてＧＮ（高ｎ型）領域１１をつく
る。このときのイオン打ち込みエネルギーは、１２５Ｋ
ａＶ、Ｐ （リン）濃度は５ ×ｌ Ｑ １２０−２で
ある。このあと、５ｉ０２膜によるマスクを更新し、溝
部３表面に対しＢ（ボロン）イオン打ち込み（エネルギ
ー７．５ＫｅＶ。
この５ｉ０２膜の一部をエッチ除去した領域ｒ及び領域
■の表面に対しドナ（ｎ型不純物）、たとえばＰ（リン
）をイオン打ち込みしてＧＮ（高ｎ型）領域１１をつく
る。このときのイオン打ち込みエネルギーは、１２５Ｋ
ａＶ、Ｐ （リン）濃度は５ ×ｌ Ｑ １２０−２で
ある。このあと、５ｉ０２膜によるマスクを更新し、溝
部３表面に対しＢ（ボロン）イオン打ち込み（エネルギ
ー７．５ＫｅＶ。
Ｂ”１度４ Ｘ １０ ”Ｃｌ１ｌ−２） ヲ行イ、ア
ニールシテ拡散することにより、アイソレーションＰ型
層４を得る。（第３図） （４）表面に新たに形成した酸化膜マスク１２を通して
Ｂ（ボロン）イオン打込み（Ｓ ｏ Ｋ ｅ Ｖ・Ｂ濃
度２ 、７ Ｘ １０ ”ａｍ−”）拡散（いわゆるＢ
Ｒ拡散を行って領域■においてエミッタとなるＰ型層３
、領域■においてベースとなるＰ型［１４、領域■にお
いてインジェクタ及びベースとなるＰ型層１５，１６を
形成する。（第４図）（５）ついで酸化ホトエッチ、Ａ
ｓ（ヒ素）イオン打ち込む（８０ＫｅＶ、Ａｓ濃度５
ｘ ｌ Ｑ １ｇｃｍ−２）いわゆるエミッタ拡散を行
って領域Ｉでベース取出し部ｎ０型層１７、領域■でエ
ミッタｎ型層１８、領域■の凹部でコレクタ取出しｎ型
層１９゜領域■でインバースｎｐｎトランジスタのマル
チコレクタｎ３層２０及びカラ一部ｎ０型層２１それぞ
れ形成する。（第５図） （６）さいごにＡＭ （アルミニウム）をスパッタリ
ングしく１．０〜１．１５μｍ、２％Ｓｉ入り）ホトエ
ッチを行ない、コンタクトアロイによって各領域にオー
ミックコンタクトするＡ Ｑ ｍ極（配線）を得る。第
６図においてサブｎｐｎトランジスタのエミッタＥ、ベ
ースＢ、コレクタＣの各電極、ｎｐｎトランジスタのエ
ミッタＥ２ｙベースｏ２．コレクタＣ２の各電極、及び
ＩＩＬのインジェクタＩｎｊ、ベースＢ３マルチコーレ
クタＣ２Ｃが示される。
ニールシテ拡散することにより、アイソレーションＰ型
層４を得る。（第３図） （４）表面に新たに形成した酸化膜マスク１２を通して
Ｂ（ボロン）イオン打込み（Ｓ ｏ Ｋ ｅ Ｖ・Ｂ濃
度２ 、７ Ｘ １０ ”ａｍ−”）拡散（いわゆるＢ
Ｒ拡散を行って領域■においてエミッタとなるＰ型層３
、領域■においてベースとなるＰ型［１４、領域■にお
いてインジェクタ及びベースとなるＰ型層１５，１６を
形成する。（第４図）（５）ついで酸化ホトエッチ、Ａ
ｓ（ヒ素）イオン打ち込む（８０ＫｅＶ、Ａｓ濃度５
ｘ ｌ Ｑ １ｇｃｍ−２）いわゆるエミッタ拡散を行
って領域Ｉでベース取出し部ｎ０型層１７、領域■でエ
ミッタｎ型層１８、領域■の凹部でコレクタ取出しｎ型
層１９゜領域■でインバースｎｐｎトランジスタのマル
チコレクタｎ３層２０及びカラ一部ｎ０型層２１それぞ
れ形成する。（第５図） （６）さいごにＡＭ （アルミニウム）をスパッタリ
ングしく１．０〜１．１５μｍ、２％Ｓｉ入り）ホトエ
ッチを行ない、コンタクトアロイによって各領域にオー
ミックコンタクトするＡ Ｑ ｍ極（配線）を得る。第
６図においてサブｎｐｎトランジスタのエミッタＥ、ベ
ースＢ、コレクタＣの各電極、ｎｐｎトランジスタのエ
ミッタＥ２ｙベースｏ２．コレクタＣ２の各電極、及び
ＩＩＬのインジェクタＩｎｊ、ベースＢ３マルチコーレ
クタＣ２Ｃが示される。
以上実施例で述べた本発明によれば下記の理由により効
果が得られる。
果が得られる。
（１）本発明によればベースとなる低濃度ｎ−型エピタ
キシャル層２にリンイオン打込みによりＧＮ （ｉ［１
度リンドープ）領域１１をつくることによりｎ型濃度が
高くなり、その結果第１Ｏ図の不純物濃度勾配曲線図で
示すようにエミッタＰ型拡散層との接合深さｘｊｌが、
Ｘｊ２のように浅くなる。このことによりサブストレー
トル型層からの空乏層の伸びが少なくなり、したがって
サブｐｎｐｌ”ランジスタの耐圧をたとえば５〜７ｖに
高めることができる。
キシャル層２にリンイオン打込みによりＧＮ （ｉ［１
度リンドープ）領域１１をつくることによりｎ型濃度が
高くなり、その結果第１Ｏ図の不純物濃度勾配曲線図で
示すようにエミッタＰ型拡散層との接合深さｘｊｌが、
Ｘｊ２のように浅くなる。このことによりサブストレー
トル型層からの空乏層の伸びが少なくなり、したがって
サブｐｎｐｌ”ランジスタの耐圧をたとえば５〜７ｖに
高めることができる。
（２）イオン打ち込みによりＧＮ領域形式はこれまでＩ
ＩＬにおいてインバースｎｐｎトランジスタの増幅率β
ｉを高める手段として利用されたものであるが、このプ
ロセスに本発明を応用すれば、特にプロセス工程を増や
すことなくサブｐｎｐトランジスタの耐圧向上ができる
。このＧＮ領域形成のためのイオン打込みには特に精度
の良いマスク処理は不要であり、容易に実現できる。
ＩＬにおいてインバースｎｐｎトランジスタの増幅率β
ｉを高める手段として利用されたものであるが、このプ
ロセスに本発明を応用すれば、特にプロセス工程を増や
すことなくサブｐｎｐトランジスタの耐圧向上ができる
。このＧＮ領域形成のためのイオン打込みには特に精度
の良いマスク処理は不要であり、容易に実現できる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
本発明はエピタキシャルＭの厚さのうすい微細化リニア
ＩＣプロセス全般に応用でき、特に回路上でコレクタが
接地電位におちるサブｐｎｐｌ”ランジスタに適用して
有効である。
ＩＣプロセス全般に応用でき、特に回路上でコレクタが
接地電位におちるサブｐｎｐｌ”ランジスタに適用して
有効である。
第１図乃至第６図は本発明の一実施例を示し、一つの基
板上にサブｐｎｐｌ”ランジスタｎｐｎトランジスタ及
びＩｔＬを形成するプロセスをモデル化した工程断面図
である。 第７図乃至第９図はこれまでのＩＣプロセスにおける各
形態を示す断面図である。 第１Ｏ図は本発明の詳細な説明するための不純物濃度勾
配曲線図である。 ■・・・ｐ−型シリコン基板、２・・・ｎ型エピタキシ
ャル層、３・・・溝部、４・・・アイソレーションＰ型
層、５・・・ｎ０型埋込層、６・・・Ｐ型ベース層、１
１・・・ＧＮ層、１３・・・Ｐ型エミッタ。 第 ７ 図 第 ８ 図 第 ９ 図
板上にサブｐｎｐｌ”ランジスタｎｐｎトランジスタ及
びＩｔＬを形成するプロセスをモデル化した工程断面図
である。 第７図乃至第９図はこれまでのＩＣプロセスにおける各
形態を示す断面図である。 第１Ｏ図は本発明の詳細な説明するための不純物濃度勾
配曲線図である。 ■・・・ｐ−型シリコン基板、２・・・ｎ型エピタキシ
ャル層、３・・・溝部、４・・・アイソレーションＰ型
層、５・・・ｎ０型埋込層、６・・・Ｐ型ベース層、１
１・・・ＧＮ層、１３・・・Ｐ型エミッタ。 第 ７ 図 第 ８ 図 第 ９ 図
Claims (1)
- 【特許請求の範囲】 １、第１導電型半導体基板（サブストレート）の一主面
上に第２導電型半導体層を形成し、この第２導電型半導
体層の一部領域を他部領域から電気的に隔離し、この一
部領域をベースとし、この領域表面に形成した第１導電
型層をエミッタとするとともに、第１導電型半導体基板
をコレクタとするサブトランジスタを製造するにあたっ
て、少なくとも上記第２導電型半導体層からなる領域の
上記第１導電型層と接合をつくる部分を含むようにこの
第２導電型半導体層よりも高濃度の第２導電型不純物拡
散層を形成すること特徴とする半導体装置の製造方法。 ２、第１導電型半導体基板をｐ型シリコン基板とし、第
２導電型半導体層をｎ型シリコン・エピタキシャル層に
より形成し、この第１導電型半導体層をｎｐｎトランジ
スタのベース領域として形成するとともに、第１導電型
不純物拡散層はリン・イオン打ち込みによる深いｎ型拡
散により形成する特許請求の範囲第１項記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59194727A JPS6174366A (ja) | 1984-09-19 | 1984-09-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59194727A JPS6174366A (ja) | 1984-09-19 | 1984-09-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6174366A true JPS6174366A (ja) | 1986-04-16 |
Family
ID=16329234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59194727A Pending JPS6174366A (ja) | 1984-09-19 | 1984-09-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6174366A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107895739A (zh) * | 2017-12-07 | 2018-04-10 | 湖南大学 | 一种适合单片集成的高速高增益横向bjt结构及制备方法 |
-
1984
- 1984-09-19 JP JP59194727A patent/JPS6174366A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107895739A (zh) * | 2017-12-07 | 2018-04-10 | 湖南大学 | 一种适合单片集成的高速高增益横向bjt结构及制备方法 |
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