JPS6174418A - Ｄ／ａ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）　産業上の利用分野 本発明は高精度の高ピッ）Ｄ／Ａ（デジタル／アナログ
）変換器に関するもので、各種のＤ／Ａ変換器を具備す
る機器例えば音声合成器やＣＤ（コンパクトディスク）
プレーヤ等に利用されるものである。

（ロ）　従来の技術 従来より各種方式のＤ　／　Ａ　ｉ換器が実用化されて
いるが、一般にＤ／Ａ変換器においてはデジタルデータ
を入力するデコード回路を備えているがこのデコード回
路のビット毎の処理時間の不一致等によりグリッチを発
生する。例えばデジタルデータが０１１・・・１”から
“１００・・・０”に変わる時、最上位ビットが最も早
くデコードされると一時的に“１１１・・・１″となシ
、アナログ出力にはスパイク状のノイズが現われる。こ
のノイズがグリッチである。

又、積分方式のＤ／Ａ変換器のように、変換出力が安定
するまで１こ所定の時間を必要とするものもある。

以上の理由により一般にはＤ／Ａ変換回路の後段にサン
グルホールド回路を設けてＤ／Ａ変換回路出力が安定し
走時点でサンプリングを行なっている。即ち、第３図に
示す如く、Ｄ／Ａ変換回路（４Ｉ］出力を該回路出力が
安定した後で閉接されるスイッチ（４２を介してサンプ
リングホールド回路（４３に付与している。コンデンサ
（竹及びオペアンプ（４５）ヲ有するこのサンプリング
ホールド回路（０はその出力をロウバスフィルタ御に付
与し出力端子（４７）にアナログデータを出力する。

ここで、Ｄ／Ａ変換回路（社）が高精度であると、その
出力を受けるサンプリングホールド回路（４３）の構成
要素も高精度の素子で構成する必要がちプ、高価になる
という欠点がある。

特開昭５７−２６６２１号公報には第４図に示すＤ／Ａ
変換器が紹介されている。これは高価なサンプリングホ
ールド回路を必要としないが、以下に述べる誤差を生ず
るおそれがあるし、また上記グリッチを避は得ないとい
う不都合がおる。この従来のＤ／Ａ変換器はＮビットの
デジタルデータのうち上位のＭビットを入力する第１の
Ｄ／Ａ変換回路（５１）と、下位の（Ｎ−Ｍ）ビットと
第１のＤ／Ａ変換回路ｌ５１）の出力とを入力する第２
のＤ／Ａ変換回路■とを蒲えている。Ｍビットのデジタ
ルデータはデコード手段［株］で解読され、そのデコー
ド信号はスイッチ回路軸に入力される。このスイッチ回
路は、第１の基準電位Ｖｒｅｆと第２の基準電位Ｖｇと
の間を７個の抵抗により分圧する手段＄のうちから上記
デコード信号に応じた近接２電位を選択的に出力する。

従いこの近接２電位ｖｌ、ｖ２（ｖｌ）ｖｌ）はｓビ、
７ｔｃｏ＋’ジ＃＃に相当するアナログ量が存在する領
域を概略的に表現するものである。

第２のＤ／Ａ変換回路［株］は下位（Ｎ−Ｍ）ビットの
デジタルデータに基づき上記近接２％位の間をさらに細
かく指定するものでろり、クロック発振回路詭と、２Ｎ
−Ｍの計数回路（支）と、（Ｎ−Ｍ）ビットのデジタル
データと計数回路（支）出力との一致を見る一致回路５
と、この一致回路印呂力でセット、計数回路口出力でリ
セットされるＲ−８フリツプフロフプ■と、このＲ−Ｂ
−ｙリップフロップ蕊出力にて上記近接２電位を択一的
に出力する２つのゲート回路田（６１）と、両ゲート回
路の合成出力を入力するローパスフィルターとを備えて
いる。

この従来のＤ／Ａ変換器において１回のＮビットのデジ
タルデータが入力されてくる周期（１回のＤ／Ａ変換期
間、Ｔａ）とクロック発振回路国の周期Ｔｆとは非同期
の場合が多く、 Ｔ　ｃ　＝　Ｉ　×２Ｎ−’Ｘ　Ｔ　ｆ　　・・・・・
・（６）Ｉ：自然数 とすることは困難である。そこで通常は、ＴｃがｌＸ２
Ｎ−’ＸＴｆより大きくなるようにＴｆを選定する。

ゲート回路［１１（６１）の合成出力■６には常にＶｔ
若しくはｖｌが出力されるので、（Ｔ　ｃ　−工Ｘ　２
Ｎ−Ｍ×Ｔｆ）の期間（余剰期間）にはｖｌ又はＶｔの
電位が出力端子−に出力され誤差ｌとなる。

デジタルデータを下位ビットより順にａｏ、ａｌ・・・
、ａＮ−１とすると、Ｖｏｕｔは一般に、Ｖｏｕ　＊＝
（ａ　Ｏ−２＋ａ　ｌ　・２￥・＋ａＮ−１−ｊ’−’
）％（ｖｒｅｆ−ＶＥ）／かε＝ＶＸ＋ｔ　　　・・・
・・・（７）と表現できる。

誤差ぜは例えば（Ｔｏ−ＩＸグー“ｘＴｆ）の期間に近
接する２電位の高電圧側の電位ｖ２が出力端子（にに出
力されるとすると、 ｔ＝（Ｖｔ−Ｖｚ）ｘｔ　Ｔｃ−Ｉｘ２’−ＭｘＴ　ｆ
）／Ｔｃ、、、（Ｂ）となる。ここで、Ｎ＝１６（ビッ
ト）、Ｍ＝８（ピッ））、Ｉ＝１　（パルス幅モジュレ
ーシ四ンを１回）、ＴＯ：（２Ｎ−“＋４）ｘＴｆ＜４
ｘＴｆ期間誤差として出力端子にＶｔを出力する）、下
位（Ｎ　Ｌ−Ｍ　）ビットのデータをａＯ＝１、ａ１〜
ａＮ−Ｍ−１＝　Ｑとすると、 Ｖｔ−ＶＸ　＝（ｉ−１）刈Ｖ　ｒｅｆ　Ｖ　ｘ　）／
２Ｎε＝２５５Ｘ４／２６０Ｘ（Ｖｒｅｆ−ＶＥ）／２
Ｎ中５９２（Ｖｒｅｆ−ＶＥ）／２Ｎ　　−−（９１と
なる。Ｄ／Ａ変換器）１Ｌ　Ｓ　Ｂ　（Ｌｅａｓｔ　５
１ｇｎ１　　　、ｆｉｃａｎｔ　Ｂｉりは（Ｖｒｅｆ−
ＶＢ　）／２Ｎテｈルから、（９）式は約４ＬＳＢの誤
差を表わしている。

一方、（８５式で表わされる誤差を解消するために（６
）式の等式が成立するようにＴｆを選択したとしても、
第４図の回路ではデコード手段Ｓにより発生するグリッ
チはそのま＼出力端子（６３）に出力されることになり
出力誤差を発生する。

（ハ）発明が解決しようとする問題点 従来例では上述の如く、Ｄ／Ａ変換器の精度に見合う高
価な即ち構成要素の特性が十分に吟味されたサンプリン
グホールド回路を採用する必要があったり、或いは上記
誤差Ｃを発生したり、デジタルデータを受けるデコード
手段のビット毎の処理時間の不一致等によジグリッチを
発生するという問題点があった。本発明はこれらの問題
点を解消するＤ／Ａ変換器を提供しようとするものであ
る。

に）問題点を解決するための手段 本発明は、Ｎビットのデジタルデータの上位Ｍビットを
デコードする手段、第１の基準電位と第２の基準電位と
の間を７個の抵抗により分圧する手段、及び該分圧手段
から前記デコード手段の出力に応じて近接２電位を選択
的に取出す手段を備えた第１のＤ／Ａ変換回路と、 下位（Ｎ−Ｍ）ビットのデータのために設けられ、２Ｎ
−“の計数回路、該計数回路の計数内容に基いて、１回
のＤ／Ａ変換期間（Ｔｃ）よシも短かい２Ｎ−“のクロ
ック期間（ＴＰ）のうち（Ｎ−Ｍ）ビットのデータにて
定まる期間は前記２電位のうちの一方の電位を選択し、
残余のクロック期間は他方の電位を選択する手段、選択
された両電位を合成する手段、該合成手段出力を出力す
る手段、及び残余の期間（Ｔｃ−Ｔｐ）には前記２電位
のいずれをも選択せず前記出力手段を７）イインピーダ
ンス状態にする手段を肯えた第２のＤ／Ａ変換回路とを
具噛することを特徴とするＤ／Ａ変換器である。

（ホ）作　用 本発明は残余の期間（Ｔｃ−Ｔｐ）には出力端子に近接
２亀位のいずれをも出力せずハイインピーダンスに保っ
ているので上記誤差（を出力しない。また、２Ｎ−１の
クロック期間ＴＰＯ開始タイミングを、デジタルデータ
の入力タイミングから一定時間（デコード手段が安定化
する期間）遅れるようにすることによって上述のグリッ
チを防止することができる。

（へ）実施例 第１図は本発明に係るＤ／Ａ変換器の基本的構成を示す
プロツク図である。第２図は動作説明の六めの波形図で
ある。このＤ／Ａ変換器はＮビットの２進のディジタル
データのうち上位のＭビットをアナログデータに変換す
る第１のＤ／Ａ変撲変操１と下位の（Ｎ　−Ｍ　）ビッ
トをアナログデータに変換する第２のＤ／Ａ変換口路２
とにて構成されている。

まず第１のＤ／Ａ変換回路１かも説明するとこのＤ／Ａ
ｉ換回路１はデコーダ１１２分圧回路１２及びスイッチ
ング回路１３からなる。分圧回路１２は２ｉの均等な抵
抗を直列接続してなり、両端を、基準電位とすべき固定
電位Ｖｒｅｆ、基板電位Ｖｖの夫々に接続してあり、各
抵抗の両端から引出され大分圧出力端子はスイッチング
回路１３に繁ぎ込まれている。Ｍビットのデータが入力
されるデコーダ１１はその入力内容に応じ六信号をスイ
ッチング回路１６へ発し、デコーダ１１へ入力されたＭ
ビットのデータに対応する２つの電位Ｖｆｆ　、　Ｖ２
をスイッチング回路１３から得るようにしである。この
電位Ｖｌ、Ｖ２は、Ｎビットのデータ６０．６１・・・
ａＮ−１のうちの上位Ｍビットのデータを下位側からａ
　Ｎ−ｙ、ａＮ−Ｍ＋１・・・ａＮ−１とし、第１のＤ
／Ａ変換回路１１の最小の出力電圧ステップをｅＭとす
ると、 Ｖ　１＝　（ａ　Ｎ−Ｍ、　ｆ−４−ａ　Ｎ−Ｍ＋１−
’ｌ早−＋ａＮ−１？”＞−ｅ、−（１１Ｖ　２　＝Ｖ
　ｓ　＋６Ｍ　　　　　　・・・・・（２）で表わされ
る電位であシ、具体的には分圧回路１２を構成する２個
の抵抗のうち、Ｍビットの入力データに対応して選択さ
れる抵抗の両端の電位、即ち相隣する分圧出力端子の電
位、換言すれば近接する２つの電位である。なお−は下
記（３）式で表わされる。

ｅＭ＝ｒＶｒｅｆ−Ｖｌ／２Ｍ−−（３１このようなス
イッチング回路１６の出力電位Ｖ１゜Ｖ２は第２のＤ／
Ａ変換回路２へ基準電位として与えられるようにしであ
る。

次に第２のＤ／Ａ変換回路２は（Ｎ−Ｍ）ビット入力の
一致回路２１、クロック発振回路２２．２４Ｍのカウン
タ（計数回ｇ）２３、Ｒ−８７！Ｊフプフロツプ２４、
ＩＧＦＥＴよりなるスイッチングトランジスタ２５．２
６、制御回路２７、アンしている。

サテ（２１式ヨ’）　Ｖ　２　”　Ｖ　ｔ　＝　ｅＩＭ
テｈ　ルカ’）、第２のＤ／ム変換回路の最小の出力電
圧ステップ岨は〜＝ｖ２Ｎ″″Ｍ となるが （３）式を代入すると ｅ、＝　（Ｖｒｅｆ−Ｖｍ）／２Ｎ・”・・（４）とな
る。下位（Ｎ−Ｍ）ビットのデータをａＯ＊ａ１・・・
〜−縁すると ｖ　ｏｕｔ＝　＜　ａＯ＃　ｔ＋ｇ　・２’＋”＋％−
Ｍ−１２Ｎ−５Ｎ＋ｖ　ｌとなるがこれに（１）式及び
（４）式を代入すると■０ｕｔ＝（ａｏ・２０＋ａ１．
２１＋・＋−７料ａ様クー・ａＮ−１・２’−’）Ｘ（
Ｖｒｅｆ−ＶＥ）／２Ｎ、、、−（５）となり、これが
本発明に係るＤ／Ａ変換器のアナログ出力として取出さ
れることになる。

制御回路２７は周期が１回のＤ／Ａ変換期間Ｔｃに一致
する制御信号ＷＣにと発振回路２２からのクロックとを
受け、この制御信号の立上りタイミングから一定時間Ｔ
ｍ遅れてリセット１号■７をカウンタ２６に付与する。

この一定時間Ｔｍは第１のＤ／ＡＫ換回路１においてデ
ジタルデータが変化しそのデータに対応したアナログ出
力Ｖ１゜■２が安定に出力される時間に設定する。制御
回路２７はこのリセット１号ｖ７の発生後２″１のクロ
ック期間Ｔｐにわ六ってハイレベルに設定されるゲート
信号Ｖｌｌを作成し、このゲート信号Ｖｌｌをアントゲ
−）２８．２９のそれぞれ一方の入力端子に付与するよ
うにしている。

第２のＤ／Ａ変換回路２は（Ｎ−Ｍ）ビットの入力デー
タの内容に応じて相互にオン・オフが逆となるスイッチ
ングトランジスタ２５．２６０オン・オフを制御して、
ローパスフィルタ３σへ入力すべき電位の一定時間内に
おける■１選択時間ＴＱ、１２選択時間Ｔｒを入力デー
タの内容に応じて変更するようにしたパルス幅モデュレ
ーション型のものである。即ちカウンタ２６はクロック
発振回路２２が発するクロックを制御回路２７からのリ
セット信号Ｖ７の発生後に計数し、計数内容がＯになる
都度（クロック２Ｎ−１個の入力につき１回）制御回路
２７に付与されかつＲ−８−ｙリップフロップ２４をリ
セットすべき信号ｖ８を発し。

ｉた計数内容を一致回路２１へ出力する。一致回路２１
はその２人力、即ち（Ｎ−Ｍ）ビットの入力と計数内容
とが一致したときにＲ−８フリツフ。

フロップ２４をセットすべき信号■９を発する。

Ｒ−８フリツププロツプ２４は上記セット信号Ｖ９とリ
セット信号ｖ８とによりＱ出力ＶｔＯ及びＱ出力Ｖ＋ｏ
をそれぞれアントゲ−）２８．２９に供給し、各アント
ゲ−）２８．２９はそれぞれスイッチトランジスタ２５
．２６に該スイッチトランジスタ２５．２６をオンさせ
るようなスイッチ信号Ｖ１３、Ｖｌ２を供給する。従い
、各スイッチトランジスタ２５．２６の出力を合成して
なる点３）１には１回（７）Ｄ／Ａｆｆ換期ｒＩ！Ｊ’
Ｉ’ｃｏｐち、期１ｍ５ＴＱｌコは■１が、ｉた期間Ｔ
ｒにはＶ２が付与され、残余の期間（Ｔｏ−Ｔｐ＝Ｔｃ
−Ｔｑ−Ｔｒ　）ｉｃはこれら２電位Ｖｌ、Ｖ２が何れ
も遮断されてハイインピーダンス状態に為される。この
合成信号Ｖｌ４ハ２’［位Ｖｔ　、　’ｉｚカ交ｔｉｒ
Ｌ、、ｖ２（又はＶｌ）である期間が（Ｎ−Ｍ）ビット
の入力データの内容にて定まる信号になる。そしてロー
パスフィルタ３０はパルス状の信号Ｖ１４を平滑化する
ことになる。

（へ）発明の効果 本発明はデジタルデータの入力後、一定時間Ｔｍの経過
後に第２のＤ／Ａ変換回路によるパルス幅変調動作を行
なうよう１こしているので第１の変調回路多こ備えるデ
コーダの安定化までに生ずるグリッチを防止することが
できる。また、第２のＤ／Ａ変換回路において１回のＤ
／Ａ変換周期Ｔａのうちこれより短かい期間Ｔｒ内でパ
ルス幅変調を実行するようにしていて残余の期ｆ′Ｉｋ
Ｊ（Ｔｏ−ＴＰ）では第１のＤ／ム変換回路出力ｖｔ、
ｖｚの何れをも出力させずハイインピーダンス状態とし
ているので、該期間（Ｔｃ−Ｔｐ）中にはｖｌ又はｖｌ
で代用する従来例のように上述の誤差ｌを呈するおそれ
がない。

【図面の簡単な説明】

第１図は本発明に係るＤ／Ａ変換器の基本構成を示すブ
ロック図、第２図は動作説明のための波形図である。第
３図、第４図は異なる従来例のブロック図である。 （１）・・・・・・第１のＤ／Ａ変換回路、ｌ・・・・
・・デコード手段（デコーダ）、（１２１・・・・・・
分圧手段、■・・・・・・スイッチング回路、（２）・
・・・・・第２のＤ／Ａ変換回路、口・・・・・・−数
回路、■・・・・・・クロック余儀回路、ム・・・・・
・２Ｎ−Ｍのカウンタ、（２４ｉ・・・・・・Ｒ−Ｓフ
リップ７０ツデ、万・・・・・・制御回路、置（支）・
・・・・・スイッチングトランジスタ、＠ｅ・・・・・
−アンドゲート、缶・・・・・・ローパスフィルタ。 第１図 ７・１ 第２図 第３Ｔ；ＺＩ 第４図

Claims (1)

【特許請求の範囲】
1. （１）Ｎビットのディジタルデータの上位Ｍビットをデ
   コードする手段、第１の基準電位と第２の基準電位との
   間を２＾Ｍ個の抵抗により分圧する手段、及び該分圧手
   段から前記デコード手段の出力に応じた近接２電位を選
   択的に取出す手段を備えた第１のＤ／Ａ変換回路と、 下位（Ｎ−Ｍ）ビットのデータのために設けられ、２＾
   Ｎ＾−＾Ｍの計数回路、該計数回路の計数内容に基いて
   、１回のＤ／Ａ変換期間（Ｔｃ）よりも短かい２＾Ｎ＾
   −＾Ｍのクロック期間（Ｔｐ）のうち（Ｎ−Ｍ）ビット
   のデータにて定まる期間は前記２電位のうちの一方の電
   位を選択し、残余のクロック期間は他方の電位を選択す
   る手段、選択された両電位を合成する手段、該合成手段
   出力を出力する手段、及び残余の期間（Ｔｃ−Ｔｐ）に
   は前記２電位のいずれをも選択せず前記出力手段をハイ
   インピーダンス状態にする手段を備えた第２のＤ／Ａ変
   換回路とを具備することを特徴とするＤ／Ａ変換器。