JPS5887914A - Ａ／ｄ変換出力回路 - Google Patents
Ａ／ｄ変換出力回路Info
- Publication number
- JPS5887914A JPS5887914A JP18600681A JP18600681A JPS5887914A JP S5887914 A JPS5887914 A JP S5887914A JP 18600681 A JP18600681 A JP 18600681A JP 18600681 A JP18600681 A JP 18600681A JP S5887914 A JPS5887914 A JP S5887914A
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- Japan
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- converter
- output
- analog input
- full scale
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- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はＡ／Ｄ変換ｗ刀回路に関するものである。
従来、この種の装置として第１図に示すものがあった。
図において、１はアナログ入力電圧、２けＡ／Ｄ変換器
を示し、このＡ／Ｄ変換器２は、３〜７で示すＡ／Ｄ変
換データを出力する。このうち３はオーバービット、４
〜７はＢＣＤコードのデータで、４は重み８のヒツト、
５は重み４のビット、６は重み２のヒツト、７は重み１
のピットである。また８は出力バラツブゲート、９〜１
２はその出力、１３はＤ／Ａ変換器、１４はその出力電
圧である。
を示し、このＡ／Ｄ変換器２は、３〜７で示すＡ／Ｄ変
換データを出力する。このうち３はオーバービット、４
〜７はＢＣＤコードのデータで、４は重み８のヒツト、
５は重み４のビット、６は重み２のヒツト、７は重み１
のピットである。また８は出力バラツブゲート、９〜１
２はその出力、１３はＤ／Ａ変換器、１４はその出力電
圧である。
つぎに動作について説明する。Ａ／Ｄ変換器２は、アナ
ログ入力電圧１に応じて、データ４〜７お工びオーバー
ビット７を串刀する。このデータ４〜７は、出力バッフ
ァゲート８を通してバッファゲート出力９〜１２とがり
、Ｄ／Ａ変換器２に入力さｎる。Ｄ／Ａ変換器１３は、
バッファゲート出力９〜１２の大きさに応じてＤ／Ａ変
換器出力電圧１４を発生し、元のアナログ人力電圧１と
等しくなる。
ログ入力電圧１に応じて、データ４〜７お工びオーバー
ビット７を串刀する。このデータ４〜７は、出力バッフ
ァゲート８を通してバッファゲート出力９〜１２とがり
、Ｄ／Ａ変換器２に入力さｎる。Ｄ／Ａ変換器１３は、
バッファゲート出力９〜１２の大きさに応じてＤ／Ａ変
換器出力電圧１４を発生し、元のアナログ人力電圧１と
等しくなる。
なおオーバーヒツト３は、アナログ入力電圧１がＡ／Ｄ
変換器２のフルスクール以上になると有意（１１′）と
なる。さらにデータ４〜７は、アナログ人力電圧１がＡ
／Ｄｉ換器２のフルスケール以上に碌るとデータ「０」
と々る。
変換器２のフルスクール以上になると有意（１１′）と
なる。さらにデータ４〜７は、アナログ人力電圧１がＡ
／Ｄｉ換器２のフルスケール以上に碌るとデータ「０」
と々る。
従来のＡ／Ｄ変換出力回路は以上のように構成さ１てい
るので、アナログ入力電圧１がＡ／Ｄ変換器２のフルス
ケール以上に力るとデータ「０」と々す、Ｄ／Ａ変換器
出力電圧１４もＯ■と々るため、アナログ入力電圧１と
Ｄ／Ａ変換器出力電圧１４とが大幅に異方った個と力る
欠講があった。
るので、アナログ入力電圧１がＡ／Ｄ変換器２のフルス
ケール以上に力るとデータ「０」と々す、Ｄ／Ａ変換器
出力電圧１４もＯ■と々るため、アナログ入力電圧１と
Ｄ／Ａ変換器出力電圧１４とが大幅に異方った個と力る
欠講があった。
この発明は、上記のよう々従来のものの大小を除去する
ために彦さまたもので、アナログ入力電圧がフルスクー
ル以上に々ると、Ａ／Ｄ変換データをフルスケール電圧
のときの（ｉｉ （Ｂ ＣＤコードの「９」）にするこ
とにエリ、アナログ入力電圧とＤ／Ａ変換器出力電圧が
大幅に異々ら力いようにしたＡ／Ｄ変換出力回路を提供
することを目的としている。
ために彦さまたもので、アナログ入力電圧がフルスクー
ル以上に々ると、Ａ／Ｄ変換データをフルスケール電圧
のときの（ｉｉ （Ｂ ＣＤコードの「９」）にするこ
とにエリ、アナログ入力電圧とＤ／Ａ変換器出力電圧が
大幅に異々ら力いようにしたＡ／Ｄ変換出力回路を提供
することを目的としている。
以丁、この発明の−実り例を図について説明する。第２
図において、１はアナログ人力′屯圧、２はＡ／Ｄ変換
器、３〜７はＡ／Ｄ変換データ、８は用刀バッファゲー
ト、９〜１２はその出力、１３はＤ／Ａ変換器、１４は
その出力電圧である。こわらは第１図の場合と同一であ
るので、その説明を省略する。
図において、１はアナログ人力′屯圧、２はＡ／Ｄ変換
器、３〜７はＡ／Ｄ変換データ、８は用刀バッファゲー
ト、９〜１２はその出力、１３はＤ／Ａ変換器、１４は
その出力電圧である。こわらは第１図の場合と同一であ
るので、その説明を省略する。
また１５はトライヌテートゲート、１６〜１９はその出
力、２０．２１はプルアップ抵抗、２２゜２３はプルダ
ウン抵抗を示す。トライステートゲート出力１６〜１９
のうち、１６は重み８のビット、１７は重み４のピット
、１８は重み４のビット、１９は重みｌのビットである
。
力、２０．２１はプルアップ抵抗、２２゜２３はプルダ
ウン抵抗を示す。トライステートゲート出力１６〜１９
のうち、１６は重み８のビット、１７は重み４のピット
、１８は重み４のビット、１９は重みｌのビットである
。
第２図において、アナログ入力電圧１がＡ／Ｄ変換器２
のフルスクール以１であｎば、オーバービット３は無意
（’Ｏ” ）と々す、Ａ／Ｄ変換データ４〜７はその１
１トラ１ヌテートゲート１５お工び田刀バッファゲート
８を通過して、アナログ入力電圧１に対応したテイジタ
ルデータ９〜１２が用刀さむる。
のフルスクール以１であｎば、オーバービット３は無意
（’Ｏ” ）と々す、Ａ／Ｄ変換データ４〜７はその１
１トラ１ヌテートゲート１５お工び田刀バッファゲート
８を通過して、アナログ入力電圧１に対応したテイジタ
ルデータ９〜１２が用刀さむる。
一刀、アナログ人力電圧１がＡ／Ｄ変換器２のフルスケ
ール以上であむげ、オーバーピット３は有意（“ｌ”
）とカリ、Ａ／Ｄ笈換デーク４〜７はトライステートゲ
ート１５でヌトツブさゼらむ、トライステートゲート１
５の出力はノ１イ１ンピーダンスと力る。またプルアッ
プ抵抗２０お工び２１により、重み８およびｌのピット
１６お工び１９は有意＜ ”ｉ” ）となり、プルダウ
ン抵抗２２および２３にエリ、重み４および２のピット
１７および１８は無意（Ｉｏｌ）となる。したがって出
力バッファゲート８を通して得らｎたデータ９〜１２の
個は「９」と力る。
ール以上であむげ、オーバーピット３は有意（“ｌ”
）とカリ、Ａ／Ｄ笈換デーク４〜７はトライステートゲ
ート１５でヌトツブさゼらむ、トライステートゲート１
５の出力はノ１イ１ンピーダンスと力る。またプルアッ
プ抵抗２０お工び２１により、重み８およびｌのピット
１６お工び１９は有意＜ ”ｉ” ）となり、プルダウ
ン抵抗２２および２３にエリ、重み４および２のピット
１７および１８は無意（Ｉｏｌ）となる。したがって出
力バッファゲート８を通して得らｎたデータ９〜１２の
個は「９」と力る。
力お上記の実施例では、Ａ／Ｄ変換器の出力データの桁
数が１の場合を示したが、桁数に応じた数のトライステ
ートゲート、プルアップ抵抗およびプルダウン抵抗を設
けることにより、伺桁にも対応でき、上記の実施例と同
様の効果を奏する。
数が１の場合を示したが、桁数に応じた数のトライステ
ートゲート、プルアップ抵抗およびプルダウン抵抗を設
けることにより、伺桁にも対応でき、上記の実施例と同
様の効果を奏する。
以上のようにこの発明によｊば、アナログ入力電圧がフ
ルスクール以上になると、Ａ／Ｄ変換出力データをフル
スクール制に固定するようにしたので、アナログ人力電
圧がフルスクール以上に彦ってもアナログ入力電圧とＤ
／Ａ変換器の出力電圧が大きく異々ることが々いという
効果が得らする。
ルスクール以上になると、Ａ／Ｄ変換出力データをフル
スクール制に固定するようにしたので、アナログ人力電
圧がフルスクール以上に彦ってもアナログ入力電圧とＤ
／Ａ変換器の出力電圧が大きく異々ることが々いという
効果が得らする。
第１図は従来のＡ／Ｄ変換出力回路のブロック図、第２
図はこの発明の一実施例によるＡ／Ｄ変換田力回路のブ
ロック図である。 １・・・アナログ入力電圧、２・・・Ａ／Ｄ変換器、３
〜７・・・Ａ／Ｄ変換データ、８・・・出力バッファゲ
ート、９〜１２・・・出力バツファゲート出力、１３・
・・Ｄ／Ａ変換器、１４・・・Ｄ／Ａ変換器出力、１５
・・・トライステートゲート、１６〜１９・・・トライ
ヌテートゲート出力、２０．２１・・・プルアップ抵抗
、２２．２３・・・プルダウン抵抗。力お、図中同一符
号は同−又は相当部分を示す。
図はこの発明の一実施例によるＡ／Ｄ変換田力回路のブ
ロック図である。 １・・・アナログ入力電圧、２・・・Ａ／Ｄ変換器、３
〜７・・・Ａ／Ｄ変換データ、８・・・出力バッファゲ
ート、９〜１２・・・出力バツファゲート出力、１３・
・・Ｄ／Ａ変換器、１４・・・Ｄ／Ａ変換器出力、１５
・・・トライステートゲート、１６〜１９・・・トライ
ヌテートゲート出力、２０．２１・・・プルアップ抵抗
、２２．２３・・・プルダウン抵抗。力お、図中同一符
号は同−又は相当部分を示す。
Claims (1)
- アナログ人力電圧を入力とするＡ／Ｄ変換器と、上記ア
ナログ入力電圧が上記Ａ／Ｄ変換器のフルスケール以］
のときには上記Ａ／Ｄ変換器の各出力をその１１通過さ
せ、フルスケール以上のときにはハイインピーダンスに
なるトライヌテートゲートと、このトライステートゲー
トがハイインピーダンスのときに上記Ａ／Ｄ変換器の出
力をそのフルスケール価に固定するプルアップ抵抗およ
びプルダウン抵抗を備えたＡ／Ｄ変換比力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18600681A JPS5887914A (ja) | 1981-11-18 | 1981-11-18 | Ａ／ｄ変換出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18600681A JPS5887914A (ja) | 1981-11-18 | 1981-11-18 | Ａ／ｄ変換出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5887914A true JPS5887914A (ja) | 1983-05-25 |
Family
ID=16180713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18600681A Pending JPS5887914A (ja) | 1981-11-18 | 1981-11-18 | Ａ／ｄ変換出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5887914A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6174418A (ja) * | 1984-09-20 | 1986-04-16 | Sanyo Electric Co Ltd | Ｄ／ａ変換器 |
| JPS6429926U (ja) * | 1987-08-13 | 1989-02-22 | ||
| JPS6473825A (en) * | 1987-09-14 | 1989-03-20 | Teac Corp | Analog-digital converter |
| JPH03268611A (ja) * | 1990-03-19 | 1991-11-29 | Nec Corp | アナログ・デジタル変換器監視回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5370653A (en) * | 1976-12-07 | 1978-06-23 | Toshiba Corp | Digital output unit |
| JPS57145429A (en) * | 1981-03-03 | 1982-09-08 | Matsushita Electric Ind Co Ltd | Signal processing circuit |
-
1981
- 1981-11-18 JP JP18600681A patent/JPS5887914A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5370653A (en) * | 1976-12-07 | 1978-06-23 | Toshiba Corp | Digital output unit |
| JPS57145429A (en) * | 1981-03-03 | 1982-09-08 | Matsushita Electric Ind Co Ltd | Signal processing circuit |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6174418A (ja) * | 1984-09-20 | 1986-04-16 | Sanyo Electric Co Ltd | Ｄ／ａ変換器 |
| JPS6429926U (ja) * | 1987-08-13 | 1989-02-22 | ||
| JPS6473825A (en) * | 1987-09-14 | 1989-03-20 | Teac Corp | Analog-digital converter |
| JPH03268611A (ja) * | 1990-03-19 | 1991-11-29 | Nec Corp | アナログ・デジタル変換器監視回路 |
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