JPS6177338A - 誘電体分離基板の製造方法 - Google Patents
誘電体分離基板の製造方法Info
- Publication number
- JPS6177338A JPS6177338A JP59198644A JP19864484A JPS6177338A JP S6177338 A JPS6177338 A JP S6177338A JP 59198644 A JP59198644 A JP 59198644A JP 19864484 A JP19864484 A JP 19864484A JP S6177338 A JPS6177338 A JP S6177338A
- Authority
- JP
- Japan
- Prior art keywords
- wafer
- polishing
- double
- single crystal
- sided mirror
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、誘電体分離基板における高精度な分離領域
を形成できるようにした誘電体分離基板の製造方法に関
する。
を形成できるようにした誘電体分離基板の製造方法に関
する。
（従来の技術）
従来から誘電体分離基板の製造に際しては、材料ウェハ
として一般に片面ミラーウェハを使用している。この片
面ミラーウェハを使用している誘電体分離基板の製造方
法の一例として、たとえば、沖電気研究開発第１２２号
（Ｖｏｐ １５１、Ｎｏ、１）５９年３月ＰＰ７１〜７
５などに示されている。
として一般に片面ミラーウェハを使用している。この片
面ミラーウェハを使用している誘電体分離基板の製造方
法の一例として、たとえば、沖電気研究開発第１２２号
（Ｖｏｐ １５１、Ｎｏ、１）５９年３月ＰＰ７１〜７
５などに示されている。
第２図（ａ）〜第２図（ｈｌは乙の従来技術による誘電
体分離基板の製造方法を示す。まず、通常のＦＺ法また
はＣＺ法で引き上げられた単結晶棒をスライス・ラッピ
ングした後、第２図（ａｌに示すように、ラッピングに
よって生じた加工歪層１を除去するために表面を第２図
（ｂ）に示すようにエツチングする。
体分離基板の製造方法を示す。まず、通常のＦＺ法また
はＣＺ法で引き上げられた単結晶棒をスライス・ラッピ
ングした後、第２図（ａｌに示すように、ラッピングに
よって生じた加工歪層１を除去するために表面を第２図
（ｂ）に示すようにエツチングする。
次いで、とのウェハに片面ポリッシュを行い、第２図（
Ｃ）に示すｎ型単結晶シリコンウェハ２（以下ウェハと
いう）を作製する。次いで、この第２図ｔｃ＋に示すよ
うに、とのウェハ２に拡散またはイオン打込み法により
、ｎ＋層３を形成する。これは後にいわゆるｎ＋埋込層
となる。
Ｃ）に示すｎ型単結晶シリコンウェハ２（以下ウェハと
いう）を作製する。次いで、この第２図ｔｃ＋に示すよ
うに、とのウェハ２に拡散またはイオン打込み法により
、ｎ＋層３を形成する。これは後にいわゆるｎ＋埋込層
となる。
次いで、第２図（ｄｌ Ｉと示すように、単結晶シリコ
ン２を酸化し、その表面に酸化膜４を形成する。
ン２を酸化し、その表面に酸化膜４を形成する。
次いで、第２図＋８）に示すように、ホトリソ・エッチ
ングにより酸化膜４を部分的に開口し、残りの酸化膜４
を保護マスクとして、アルカリ系エッチャントにより、
Ｖ字溝５を形成する。
ングにより酸化膜４を部分的に開口し、残りの酸化膜４
を保護マスクとして、アルカリ系エッチャントにより、
Ｖ字溝５を形成する。
その後、酸化により、誘電体分離用の酸化膜６を第２図
（ｆｌに示すように形成し、その上に第２図（ｇｌに示
すように、支持体となる多結晶シリコン層７を形成する
。
（ｆｌに示すように形成し、その上に第２図（ｇｌに示
すように、支持体となる多結晶シリコン層７を形成する
。
次いで、第２図（ｈｌに示すように、多結晶シリコン層
７を研削または研磨により、多結晶シリコン層７の表面
７Ａの部分を除去して単結晶シリコン基板２の一主表面
８と平行になるようにした後、単結晶シリコン２を研削
または研磨し、さらにそのミラー研磨することで、所望
の厚さの分離島９を持つ誘電体分離基板を完成する。
７を研削または研磨により、多結晶シリコン層７の表面
７Ａの部分を除去して単結晶シリコン基板２の一主表面
８と平行になるようにした後、単結晶シリコン２を研削
または研磨し、さらにそのミラー研磨することで、所望
の厚さの分離島９を持つ誘電体分離基板を完成する。
以上のような方法において、所望の厚さを有する分離島
９を精度よく得るためには、研磨工程での寸度が要求さ
れ、初期ウェハの厚みの均一性が重要きなるのは明らか
である。
９を精度よく得るためには、研磨工程での寸度が要求さ
れ、初期ウェハの厚みの均一性が重要きなるのは明らか
である。
つまり、第２図（ｈ）に示した工程では、単結晶シリコ
ン基板２でＶ字溝５を含む側の反対の主表面１０に平行
になるように単結晶シリコン基板２を研削または研磨す
る必要がある。そのためには、基準面となる主表面８と
反対の主表面１０が精度よく平行であることが必要であ
る。
ン基板２でＶ字溝５を含む側の反対の主表面１０に平行
になるように単結晶シリコン基板２を研削または研磨す
る必要がある。そのためには、基準面となる主表面８と
反対の主表面１０が精度よく平行であることが必要であ
る。
（発明が解決しようとする問題点）
しかるに、従来の片面ポリッシュウェハでは、ウェハ内
の厚みのバラツキが３“φで〜１０μａ１１度と大きい
ために、第２ｒＩＩＪｉｈ）に示された分離島９が、完
全に分離されなかったり、研磨オーバにより所望の厚さ
が得られず、チップの保留を低下させる。
の厚みのバラツキが３“φで〜１０μａ１１度と大きい
ために、第２ｒＩＩＪｉｈ）に示された分離島９が、完
全に分離されなかったり、研磨オーバにより所望の厚さ
が得られず、チップの保留を低下させる。
たとえば、第２図１ｈ）に示された最終的に分離島９ｒ
Ｒに露出する多結晶シリコン巾（■溝巾）Ｗを１２μｍ
とした場合、初期ウェハにおいて、８μｍ程度厚みの大
きい部分があると、そこでは全く多結晶シリコンが露出
しない。反対に８μｍ厚みが小さいと、その部分の露出
多結晶シリコン巾は約２４μｍとなり、分離島９の厚さ
は所望の厚さよりも８μｍ小さくなってしまう。
Ｒに露出する多結晶シリコン巾（■溝巾）Ｗを１２μｍ
とした場合、初期ウェハにおいて、８μｍ程度厚みの大
きい部分があると、そこでは全く多結晶シリコンが露出
しない。反対に８μｍ厚みが小さいと、その部分の露出
多結晶シリコン巾は約２４μｍとなり、分離島９の厚さ
は所望の厚さよりも８μｍ小さくなってしまう。
まｔコ、これを避けるためには、修正を加えながら研磨
することも行われるが、これには多くの時間がかかり、
コスト高になってしまう欠点があった。
することも行われるが、これには多くの時間がかかり、
コスト高になってしまう欠点があった。
さらに、ラッピング（一般には両面ラッピング）後、エ
ツチングのみを行ったウェハでは厚みのバラツキとして
は、ウェハ内で２μｍ以下となるが、基板に加工歪層が
残存したり、またｉ＋埋込層を部分的に形成する場合に
、ウェハの平滑さがポリッシュウェハと比較して悪いた
め、ホトリソ工程において精度が得られないという欠点
があった。
ツチングのみを行ったウェハでは厚みのバラツキとして
は、ウェハ内で２μｍ以下となるが、基板に加工歪層が
残存したり、またｉ＋埋込層を部分的に形成する場合に
、ウェハの平滑さがポリッシュウェハと比較して悪いた
め、ホトリソ工程において精度が得られないという欠点
があった。
（１７１題点を解決するための手段）
乙の発明は前記問題点を解決するため、誘電体分離工程
に入る前にウェハを両面ポリッシュ処理し、両面ミラー
ウェハとする。
に入る前にウェハを両面ポリッシュ処理し、両面ミラー
ウェハとする。
（作 用）
両面ミラーウェハは、厚みの均一性に優れる。
しｔこがって、この両面ミラーウェハを用いて誘電体分
離基板を作製していく乙とにより、支持体としての多結
晶シリコンの研磨、さらには単結晶シリコン（ウェハ）
の研削または研磨が精度よく行われ、均一な厚さの分離
した単結晶シリコン島が得られる。
離基板を作製していく乙とにより、支持体としての多結
晶シリコンの研磨、さらには単結晶シリコン（ウェハ）
の研削または研磨が精度よく行われ、均一な厚さの分離
した単結晶シリコン島が得られる。
（実施例）
以下、この発明の誘電体分離基板の製造方法の一実施例
について図面に基づき説明する。第１図（ａｌ〜第１図
（ｆ）はその一実施例の工程説明図である。
について図面に基づき説明する。第１図（ａｌ〜第１図
（ｆ）はその一実施例の工程説明図である。
まず、第１図（ａｌにおいて、初期ウェハとしては通常
のＦＺ法またはＣＺ法で引き上げられた単結晶棒をスラ
イス、ラッピングしたウエノ１を用いる。
のＦＺ法またはＣＺ法で引き上げられた単結晶棒をスラ
イス、ラッピングしたウエノ１を用いる。
まず、乙のウェハ１１を加工歪層１２を除去するために
、表面をエツチングして第１図（ｂ）に示すようにウェ
ハ１３を得る。
、表面をエツチングして第１図（ｂ）に示すようにウェ
ハ１３を得る。
次いで、とのウェハ１３を第１図（ｅｌに示すように両
面ポリッシュする。両面ポリッシュでは、片面ポリッシ
ュと異なり、はりっけの必要がないので、はりっけの際
のワックスの厚み誤差がなく、また固定されずにフリー
な状態で研磨が行われるので自然に形状が修正される。
面ポリッシュする。両面ポリッシュでは、片面ポリッシ
ュと異なり、はりっけの必要がないので、はりっけの際
のワックスの厚み誤差がなく、また固定されずにフリー
な状態で研磨が行われるので自然に形状が修正される。
これにより、ウェハ１３内の厚みのバラツキが通常、３
′φウエハで２μｍ以下という両面ミラーウェハ１４が
得られる。
′φウエハで２μｍ以下という両面ミラーウェハ１４が
得られる。
次いで、この両面ミラーウェハ１４を用いて、通常の工
程にしたがい、誘電体分離基板を作製して行く。両面ポ
リッシュは公知の技術で、専用の研磨装置がある。
程にしたがい、誘電体分離基板を作製して行く。両面ポ
リッシュは公知の技術で、専用の研磨装置がある。
次に、第１図（ｄｌに示すように、アルカリ系エッチャ
ントによる分離溝としてのＶ字溝１５の形成においては
、結晶面（１００）と（１１１１面のエツチング速度の
差を利用した異方性エツチングを利用すると、酸化膜１
６の開口部の巾１５を決めることにより、両面ミラーウ
ェハ１４の前面にわたって均一な深さ１８を持つ７字溝
を再現性よく形成することができる。
ントによる分離溝としてのＶ字溝１５の形成においては
、結晶面（１００）と（１１１１面のエツチング速度の
差を利用した異方性エツチングを利用すると、酸化膜１
６の開口部の巾１５を決めることにより、両面ミラーウ
ェハ１４の前面にわたって均一な深さ１８を持つ７字溝
を再現性よく形成することができる。
次に、第１図（ｅｌに示すように酸化膜１６を除去した
後、新しく絶縁膜１９を形成する。その後、支持体とな
る多結晶シリコン２ｏを、初期単結晶シリコン基板と同
程度の厚さまで形成する。
後、新しく絶縁膜１９を形成する。その後、支持体とな
る多結晶シリコン２ｏを、初期単結晶シリコン基板と同
程度の厚さまで形成する。
この工程においては、通常数十μｍの厚みのバラツキが
生じてしまうため、まず、両面ミラー研磨された単結晶
シリコンの両面ミラーウェハ１４の一主表面２１を基準
面として、多結晶シリコン２０の一部を（イ）（ロ）で
示される領域まで研削または研磨して、２０Ａの部分を
除去することで、単結晶シリコン２０の主表面と平行な
面２２を得る。
生じてしまうため、まず、両面ミラー研磨された単結晶
シリコンの両面ミラーウェハ１４の一主表面２１を基準
面として、多結晶シリコン２０の一部を（イ）（ロ）で
示される領域まで研削または研磨して、２０Ａの部分を
除去することで、単結晶シリコン２０の主表面と平行な
面２２を得る。
この際、初期単結晶シリコンの両面ミラーウェハ１４に
、厚みの均一性に優れた両面ミラーウェハを用いている
ことにより、平行出しされた多結晶シリコン面２２ば、
両面ミラーウェハ１４の一主表面とその反対の主表面２
３とも優れた平行性を示す。
、厚みの均一性に優れた両面ミラーウェハを用いている
ことにより、平行出しされた多結晶シリコン面２２ば、
両面ミラーウェハ１４の一主表面とその反対の主表面２
３とも優れた平行性を示す。
したがって、次に、第１図（ｆＪに示すように多結晶シ
リコン２０の面２２を基準面として、単結晶シリコンを
研削または研磨をすることにより、両面ミラーウェハ前
面にわたって均一な厚さを持つ単結晶シリコン島２４が
絶ｔａ１１１１１９で分離されｔこ状態で得られる。
リコン２０の面２２を基準面として、単結晶シリコンを
研削または研磨をすることにより、両面ミラーウェハ前
面にわたって均一な厚さを持つ単結晶シリコン島２４が
絶ｔａ１１１１１９で分離されｔこ状態で得られる。
なお、以上の実施例では、Ｎ型Ｓｉ基板を用いて説明し
たが、この発明は同様にＰ型Ｓｉウェハへの適用も可能
であり、また、５１基板息外の半導体ウェハへの応用も
可能である。
たが、この発明は同様にＰ型Ｓｉウェハへの適用も可能
であり、また、５１基板息外の半導体ウェハへの応用も
可能である。
（発明の効果）
以上詳細に説明したようにこの発明によれば、誘電体分
離工程に入る前のウェハを両面ポリッシュ処理すること
により、初期ウェハの厚みのバラツキを３“φウェハで
２μｍ／ウニ八ウェハることができ、後の単結晶シリコ
ンの研削、研磨工程を比較的容易に行なうことができる
。
離工程に入る前のウェハを両面ポリッシュ処理すること
により、初期ウェハの厚みのバラツキを３“φウェハで
２μｍ／ウニ八ウェハることができ、後の単結晶シリコ
ンの研削、研磨工程を比較的容易に行なうことができる
。
また、研磨精度も向上するので、均一な厚さの分離した
単結晶シリコン島を得ることができるとともに、後にこ
の分離した単結晶シリコン島内に素子を形成する際の、
分離壁と素子間の余裕を小さくでき、チップ面積の縮少
が図れるという効果もある。
単結晶シリコン島を得ることができるとともに、後にこ
の分離した単結晶シリコン島内に素子を形成する際の、
分離壁と素子間の余裕を小さくでき、チップ面積の縮少
が図れるという効果もある。
第１図１ａ）〜第１図（ｆＪはそれぞれこの発明の誘電
体分離基板の製造方法の一実施例の工程説明図、第′２
図（ａ）〜第２図（ｈ）はそれぞれ従来の誘電体分離基
板の製造方法の工程説明図である。 １４・・・両面ミラーウェハ、１５・・・７字溝、１６
・・・酸化膜、１９・・絶縁膜、２０・・・多結晶シリ
コン、２１・・・両面ミラーウェハの一主表面、２２・
・・多結晶シリコンの面、２４・・・単結晶シリコン島
。 第１図 第１図 １４：両面Ｓラーウエハ １５：ｖ零凛 １６：９坂化膿 １９、穏和鳳膿 ２０：９ｙ＠＠Ｉｅンリコシ ２１：両面ミラーウエハの玉表面 ２２；り＃＠品ンソコンの面 ２４：第障うＳθシリコン島 第２図 第２図
体分離基板の製造方法の一実施例の工程説明図、第′２
図（ａ）〜第２図（ｈ）はそれぞれ従来の誘電体分離基
板の製造方法の工程説明図である。 １４・・・両面ミラーウェハ、１５・・・７字溝、１６
・・・酸化膜、１９・・絶縁膜、２０・・・多結晶シリ
コン、２１・・・両面ミラーウェハの一主表面、２２・
・・多結晶シリコンの面、２４・・・単結晶シリコン島
。 第１図 第１図 １４：両面Ｓラーウエハ １５：ｖ零凛 １６：９坂化膿 １９、穏和鳳膿 ２０：９ｙ＠＠Ｉｅンリコシ ２１：両面ミラーウエハの玉表面 ２２；り＃＠品ンソコンの面 ２４：第障うＳθシリコン島 第２図 第２図
Claims (1)
- 半導体単結晶引き上げ棒をスライスし研磨した基板を
エッチングした後両面ミラーウェハを形成する工程と、
この両面ミラーウェハの一主表面にホトリソ・エッチン
グ工程により分離溝を形成する工程と、この分離溝を絶
縁膜で覆う工程と、この分離溝を有する一主表面側に所
望の厚さの支持体を形成する工程と、上記両面ミラーウ
ェハの主表面を基準面として、この支持体の厚さを研磨
によって均一にする工程と、上気支持体の研磨された主
表面を基準面として前記両面ミラーウェハを反対の主表
面側から研磨して、上記絶縁膜にて完全に分離された単
結晶シリコン島を形成する工程とよりなる誘電体分離基
板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59198644A JPS6177338A (ja) | 1984-09-25 | 1984-09-25 | 誘電体分離基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59198644A JPS6177338A (ja) | 1984-09-25 | 1984-09-25 | 誘電体分離基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6177338A true JPS6177338A (ja) | 1986-04-19 |
Family
ID=16394639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59198644A Pending JPS6177338A (ja) | 1984-09-25 | 1984-09-25 | 誘電体分離基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6177338A (ja) |
-
1984
- 1984-09-25 JP JP59198644A patent/JPS6177338A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0462877A (ja) | 半導体圧力センサおよびそれを有する半導体装置の製造方法 | |
| JPH0485827A (ja) | 半導体装置の製造方法 | |
| JPH04206766A (ja) | 半導体装置の製造方法 | |
| JP2721265B2 (ja) | 半導体基板の製造方法 | |
| JPS6177338A (ja) | 誘電体分離基板の製造方法 | |
| JPH07183477A (ja) | 半導体基板の製造方法 | |
| JPH0488657A (ja) | 半導体装置とその製造方法 | |
| JPS61184845A (ja) | 相補型絶縁物分離基板の製造方法 | |
| JPS62234340A (ja) | 誘電体分離基板の製造方法 | |
| JPS6245042A (ja) | 半導体集積回路の製造方法 | |
| JPH03295255A (ja) | 絶縁層分離基板の製造方法 | |
| JPH04307735A (ja) | 半導体装置の製造方法 | |
| JPH02257652A (ja) | 誘電体分離基板の製造方法 | |
| JPS61174736A (ja) | 誘電体分離基板の製造方法 | |
| JPS6229148A (ja) | 相補型絶縁物分離基板の製造方法 | |
| JPH1050824A (ja) | Ｓｏｉ基板の製造方法 | |
| JPH05283515A (ja) | 半導体装置製造方法 | |
| JPS6244417B2 (ja) | ||
| JPS60101944A (ja) | 誘電体絶縁分離基板の製造方法 | |
| JPS59202647A (ja) | 半導体装置の製造方法 | |
| JPH1012721A (ja) | 半導体装置の製造方法 | |
| JPS61285754A (ja) | 半導体装置の製造方法 | |
| JPS60208837A (ja) | 薄膜のテ−パ−エツチング方法 | |
| JPS63213932A (ja) | 相補形誘電体分離基板の製造方法 | |
| JPS6161431A (ja) | 半導体装置の製造方法 |