JPS5814574A - Ｍｏｓ電界効果トランジスタ - Google Patents
Ｍｏｓ電界効果トランジスタInfo
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- JPS5814574A JPS5814574A JP56111961A JP11196181A JPS5814574A JP S5814574 A JPS5814574 A JP S5814574A JP 56111961 A JP56111961 A JP 56111961A JP 11196181 A JP11196181 A JP 11196181A JP S5814574 A JPS5814574 A JP S5814574A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/665—Vertical DMOS [VDMOS] FETs having edge termination structures
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
- H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
- H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
- H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]
- H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/149—Source or drain regions of field-effect devices
- H10D62/151—Source or drain regions of field-effect devices of IGFETs
- H10D62/156—Drain regions of DMOS transistors
- H10D62/157—Impurity concentrations or distributions
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/40—Crystalline structures
- H10D62/405—Orientations of crystalline planes
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＭＯａ型電界効果トランジスタに関し、特に高
い逆電圧に耐えることができる高電圧ＰＮ接合部を具え
たＭＯ８電界効果トランジスタに関する。
い逆電圧に耐えることができる高電圧ＰＮ接合部を具え
たＭＯ８電界効果トランジスタに関する。
従来、プレーナ形高耐圧ＭＯ８電界効果トランジスタ（
以下ＭＯ８ＦＥＴと記す）を形成するために、第１導電
型半導体基板に素子部周辺部のＰＮ接合の主面露出部と
互いに離れて、素子部周辺部のＰＮ接合を囲むように第
２導電型の不純物を拡散させ、基板と逆の導電型領域、
いわゆるガードリングを形成してきた。
以下ＭＯ８ＦＥＴと記す）を形成するために、第１導電
型半導体基板に素子部周辺部のＰＮ接合の主面露出部と
互いに離れて、素子部周辺部のＰＮ接合を囲むように第
２導電型の不純物を拡散させ、基板と逆の導電型領域、
いわゆるガードリングを形成してきた。
第１図は従来のＭＯ８電界効果トランジスタの一例の断
面図である。
面図である。
図において、１はＮ型半導体基板、２はＰ型ベース領域
、３はＰ型ガードリング、４はＮ型ソース領域、５はＰ
型ベースコンタクト領域、６はＮ型チャンネル領域、７
はゲート電極、８社ソース電極、９はドレイン電極、１
０は酸化膜であＬガードリング３は素子部を含むＰ型ペ
ース領域２を囲んでいる。
、３はＰ型ガードリング、４はＮ型ソース領域、５はＰ
型ベースコンタクト領域、６はＮ型チャンネル領域、７
はゲート電極、８社ソース電極、９はドレイン電極、１
０は酸化膜であＬガードリング３は素子部を含むＰ型ペ
ース領域２を囲んでいる。
このような構造のＭＯＳＦＥＴにおいて、ガードリンク
３は半導体素子の高耐圧化のために設けるものであり、
半導体素子の耐圧はガードリング３の曲率半径ｒＫより
決定さｎるため、耐圧を大きくするためには曲率半径ｒ
を大きくしてやる必要密度を低下させる。すなわち、半
導体素子の耐圧を大きくすると素子集積密度が低下し、
素子集積密度を上げると耐圧が低下するという相反する
関係にあり、素子集積密度を低下させずに耐圧を向上さ
せるとか、耐圧を低下させずに素子集積密度を向上させ
るということが困難であるという欠点があう九。
３は半導体素子の高耐圧化のために設けるものであり、
半導体素子の耐圧はガードリング３の曲率半径ｒＫより
決定さｎるため、耐圧を大きくするためには曲率半径ｒ
を大きくしてやる必要密度を低下させる。すなわち、半
導体素子の耐圧を大きくすると素子集積密度が低下し、
素子集積密度を上げると耐圧が低下するという相反する
関係にあり、素子集積密度を低下させずに耐圧を向上さ
せるとか、耐圧を低下させずに素子集積密度を向上させ
るということが困難であるという欠点があう九。
本発明は上記欠点を除き、ＰＮ接合長を大きくすること
なくしてガードリングの曲率半径を大きくシ、高耐圧特
性を保持しながら高集積密度化を実現できる構造を有す
るプレーナ形のＭＯ８電界効果トランジスタを提供する
ものである。
なくしてガードリングの曲率半径を大きくシ、高耐圧特
性を保持しながら高集積密度化を実現できる構造を有す
るプレーナ形のＭＯ８電界効果トランジスタを提供する
ものである。
本発明のＭＯ８電界効果トランジスタは、第１導電型を
有する半導体基板に設ゆらｎた素子部周辺部のＰＮ接合
の主面露出部と互いに離れて前記素子部周辺部のＰＮ接
合を囲むように前記半導体基板主面に溝を形成し、前記
溝を含む領域に第２導電型領−域を設けることにより構
成される。
有する半導体基板に設ゆらｎた素子部周辺部のＰＮ接合
の主面露出部と互いに離れて前記素子部周辺部のＰＮ接
合を囲むように前記半導体基板主面に溝を形成し、前記
溝を含む領域に第２導電型領−域を設けることにより構
成される。
上記半導体基板にはその主面が（１００）軸または（５
１１）軸に平行でやるものを使用する。また、上記溝は
■字形＃Ｕ字形あるいは円形の断面を有するように形成
する。
１１）軸に平行でやるものを使用する。また、上記溝は
■字形＃Ｕ字形あるいは円形の断面を有するように形成
する。
次に１本発明の実施例について図面を用いて説明する。
第２図は本発明の第１の実施例の断面図である。
主面が（１００）軸または（５１１）軸に平行であるよ
りなＮＷｉ半導体基板１１に酸化膜２０を設け。
りなＮＷｉ半導体基板１１に酸化膜２０を設け。
窓あけして７字形溝２１を形成する。７字形溝２１は結
晶の異方性エツチングを利用して形成さｎる。
晶の異方性エツチングを利用して形成さｎる。
７字形溝２１は後で形成される素子部周辺部のＰＮ接合
を間隔をおいて囲むように形成する０次に。
を間隔をおいて囲むように形成する０次に。
酸化膜２０を選択工、チングしてペース領域を形成する
ための窓をあける。そして熱拡散またはイオン注入法に
よりＰ型ベース領域１２．Ｐ型ガードリング１３を形成
する。ガードリンク３と電導体基板との間に形成さ【る
ＰＮ接合のうちのＡ１部の曲率半径は無限大と匁る。こ
のようにＶ字蛤、溝を設けてからガードリングを作ると
、浅い拡散１であっても大きな曲率半径のガードリング
が得らｎる。拡散深さが小さいからその主面上の長さ！
も大きくならず、集積密度を低下させることがなくなる
。つまり、同じ集積重度なら耐圧を上げることができ、
同じ耐圧なら集積度を上げることができる。
ための窓をあける。そして熱拡散またはイオン注入法に
よりＰ型ベース領域１２．Ｐ型ガードリング１３を形成
する。ガードリンク３と電導体基板との間に形成さ【る
ＰＮ接合のうちのＡ１部の曲率半径は無限大と匁る。こ
のようにＶ字蛤、溝を設けてからガードリングを作ると
、浅い拡散１であっても大きな曲率半径のガードリング
が得らｎる。拡散深さが小さいからその主面上の長さ！
も大きくならず、集積密度を低下させることがなくなる
。つまり、同じ集積重度なら耐圧を上げることができ、
同じ耐圧なら集積度を上げることができる。
Ｐ型ベース領ｋＪｔ１２内ＫＮ型ソース領域１４、ｐｙ
１１ヘースコンタクト領域を設け、ｔたＮ型チャンネル
領域１５．Ｎ型チャンネル領域１６．ゲート電極１７．
ソース電極、ドレイン電極１９を従来の方法に従りて形
成することによ）本実施例のＭＯ８ＦＢＴが得られる。
１１ヘースコンタクト領域を設け、ｔたＮ型チャンネル
領域１５．Ｎ型チャンネル領域１６．ゲート電極１７．
ソース電極、ドレイン電極１９を従来の方法に従りて形
成することによ）本実施例のＭＯ８ＦＢＴが得られる。
第３図は本発明の第２の実施例の断面図である。
この実施例は７字形溝の代９ｆ／ＣＵ字形溝２２とし、
ガードリンク２３をＵ字形にしたものである。
ガードリンク２３をＵ字形にしたものである。
それ以外は第１の実施例と同じである。高耐圧化。
高集積密度化の効果も第１の実施例とほぼ同じである。
第４図は本発明の第３の実施例の断面図である。
この実施例１２ｖ字形溝の代りに円形溝２４を設は死後
、ガードリング２５も円形にしたものである。そ扛以外
は第１の実施例と同じであり、効果もほぼ同じである。
、ガードリング２５も円形にしたものである。そ扛以外
は第１の実施例と同じであり、効果もほぼ同じである。
以上詳細に説明したように１本発明によれば。
ガードリングの拡散長を大きくすることなく曲率半径を
大きくでき、高耐圧化と高集積度化を計ｎるＭＯ８電界
効果トランジスタが得られるのでその効果は大きい。
大きくでき、高耐圧化と高集積度化を計ｎるＭＯ８電界
効果トランジスタが得られるのでその効果は大きい。
第１図は従来のＭＯ８電界効果トランジスタの一例の断
面図、第２図は本発明の第１の実施例の断面図、第３図
は本発明の第２の実施例の断面図。 第４図は本発明の第３の実施例の断面図である。 １．１１・・・・・・Ｎ型半導体基板、２．１２・・・
・・・Ｐ型ベース領域、３．１３・・・・・・Ｐ型ガー
ドリング、４．１４・・・−・・Ｎ型ソース領域、５．
１５・・・・・・Ｐ型ベースコンタクト領域、６．１６
−・・・・・Ｎ型チャンネル領緘、７．１７・・・・・
・ゲート電極、８．１８・・・・・・ソース電極、９．
１９・・・・・・ドレイン電極、１Ｏ９２０・・・・・
・酸化膜、２１・・・・・・Ｖ字形溝、２２・・・・・
・Ｕ字形溝、２３・・・・・・ガードリング、２４・・
・・・・円形溝。 ２５・・・・・・ガードリング。
面図、第２図は本発明の第１の実施例の断面図、第３図
は本発明の第２の実施例の断面図。 第４図は本発明の第３の実施例の断面図である。 １．１１・・・・・・Ｎ型半導体基板、２．１２・・・
・・・Ｐ型ベース領域、３．１３・・・・・・Ｐ型ガー
ドリング、４．１４・・・−・・Ｎ型ソース領域、５．
１５・・・・・・Ｐ型ベースコンタクト領域、６．１６
−・・・・・Ｎ型チャンネル領緘、７．１７・・・・・
・ゲート電極、８．１８・・・・・・ソース電極、９．
１９・・・・・・ドレイン電極、１Ｏ９２０・・・・・
・酸化膜、２１・・・・・・Ｖ字形溝、２２・・・・・
・Ｕ字形溝、２３・・・・・・ガードリング、２４・・
・・・・円形溝。 ２５・・・・・・ガードリング。
Claims (3)
- （１） 第１導電型を有する半導体基板に設けられた
素子部周辺部のＰＮ接合の主面露出部と互いに離れて前
記素子部周辺部のＰＮ接合を囲むように前記半導体基板
主面に溝を形成し、前記溝を含む領域に第２導電型領域
を設けたことを特徴とするＭＯ８電界効果トランジスタ
。 - （２）゛ 前記半導体基板の主面が（１００）軸また
は（５１１）軸に平行であることを特徴とする特許請求
の範囲第（１）項記載のＭＯ８電界効果トランジスタ。 - （３）前記溝が■字形、Ｕ字形あるいは円形の断面を有
することを特徴とする特許請求の範囲第（１）項記載の
ＭＯ８電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56111961A JPS5814574A (ja) | 1981-07-17 | 1981-07-17 | Ｍｏｓ電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56111961A JPS5814574A (ja) | 1981-07-17 | 1981-07-17 | Ｍｏｓ電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5814574A true JPS5814574A (ja) | 1983-01-27 |
Family
ID=14574480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56111961A Pending JPS5814574A (ja) | 1981-07-17 | 1981-07-17 | Ｍｏｓ電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5814574A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59141267A (ja) * | 1983-01-28 | 1984-08-13 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | 半導体装置 |
| JP2011204935A (ja) * | 2010-03-26 | 2011-10-13 | Mitsubishi Electric Corp | 半導体装置とその製造方法 |
-
1981
- 1981-07-17 JP JP56111961A patent/JPS5814574A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59141267A (ja) * | 1983-01-28 | 1984-08-13 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | 半導体装置 |
| JP2011204935A (ja) * | 2010-03-26 | 2011-10-13 | Mitsubishi Electric Corp | 半導体装置とその製造方法 |
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