JPS6179260A - 高電圧絶縁ゲ−ト型電界効果トランジスタ - Google Patents
高電圧絶縁ゲ−ト型電界効果トランジスタInfo
- Publication number
- JPS6179260A JPS6179260A JP59200928A JP20092884A JPS6179260A JP S6179260 A JPS6179260 A JP S6179260A JP 59200928 A JP59200928 A JP 59200928A JP 20092884 A JP20092884 A JP 20092884A JP S6179260 A JPS6179260 A JP S6179260A
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- JP
- Japan
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- source region
- gate
- source
- transistor
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、高電圧半導体集積回路に用いる高電圧絶縁ゲ
ート型電界効果トランジスタに関する。
ート型電界効果トランジスタに関する。
第３図に従来のオフセットゲート型ＭＯ８）ランジスタ
の断面図を示す。同図において、ｌは低不純物濃度（例
えば６ ｘ １０”／ｃｕｔ）のＰ形シリコンよりなる
半導体基板、２はアルミニウムよりなるドレイン電極、
３はソース電極、４は低抵抗多結晶シリコンよりなるゲ
ート電極、５は高濃度Ｎ型領域よりなるドレイン領域、
６はＮ型の低不純物濃度のオフセットゲート領域、１１
は高譲度Ｎ型領域よりなるソース領域である。
の断面図を示す。同図において、ｌは低不純物濃度（例
えば６ ｘ １０”／ｃｕｔ）のＰ形シリコンよりなる
半導体基板、２はアルミニウムよりなるドレイン電極、
３はソース電極、４は低抵抗多結晶シリコンよりなるゲ
ート電極、５は高濃度Ｎ型領域よりなるドレイン領域、
６はＮ型の低不純物濃度のオフセットゲート領域、１１
は高譲度Ｎ型領域よりなるソース領域である。
第３図の■兇トランジスタは、ドレインをコレクタ、基
板をベース、ソースをエミッタとする寄生バイポーラト
ランジスタが存在し、この寄生バイポーラトランジスタ
がターンオンすることにより、負性抵抗や永久破壊を起
こしたりする欠点がある。
板をベース、ソースをエミッタとする寄生バイポーラト
ランジスタが存在し、この寄生バイポーラトランジスタ
がターンオンすることにより、負性抵抗や永久破壊を起
こしたりする欠点がある。
寄生バイポーラトランジスタのターンオンを防止する方
法として、エミッタ接合（ソース−基板間接合）が順バ
イアスされないようにソース直下に基板と同じ導電型の
高濃度層を設け、これをソースと等電位にする方法が提
案されている（特願昭５８−１３０１４３号）。
法として、エミッタ接合（ソース−基板間接合）が順バ
イアスされないようにソース直下に基板と同じ導電型の
高濃度層を設け、これをソースと等電位にする方法が提
案されている（特願昭５８−１３０１４３号）。
このような原理に基づいた高電圧ＭＯＳトランジスタの
断面構造を第４図に示す。
断面構造を第４図に示す。
この高電圧ＭＯ８）ランジスタでは、同図に示すように
、ソース領域」０の直下に高濃度Ｐ型領域よりなる埋め
込みアース領域９を設け、この埋め込みアース領域９と
、ソース領域ＩＯと、半導体基板ｌの表面とに接して高
濃度Ｐ型領域よりなるアース引き出し領域８が設けられ
、更に、アース引き出し領域８とソース領域ｌＯとが電
気的に接続されている。
、ソース領域」０の直下に高濃度Ｐ型領域よりなる埋め
込みアース領域９を設け、この埋め込みアース領域９と
、ソース領域ＩＯと、半導体基板ｌの表面とに接して高
濃度Ｐ型領域よりなるアース引き出し領域８が設けられ
、更に、アース引き出し領域８とソース領域ｌＯとが電
気的に接続されている。
この構造の高電圧ＭＯ８）ランジスタを形成するプロセ
スの一例を第５図を使って説明する。
スの一例を第５図を使って説明する。
（ａ） 第５図（ａ）において、半導体基板１に高纒
度のＰ型アース引き出し層８を熱拡散で形成し、次いで
厚さ約１μｍの酸化膜１２を形成した後、窒化膜１３を
形成し、さらにソースとドレインを形成すべき部分の窒
化膜１３の一部を剥離する。
度のＰ型アース引き出し層８を熱拡散で形成し、次いで
厚さ約１μｍの酸化膜１２を形成した後、窒化膜１３を
形成し、さらにソースとドレインを形成すべき部分の窒
化膜１３の一部を剥離する。
（ｂ） 第５図（ｂ）において、フォトレジス） １
４で債化膜１３のドレイン形成領域を選択し、フォトレ
ジスト１４と金化膜１３とをマスクにドレイン形成領域
の酸化膜１２をエツチングする。
４で債化膜１３のドレイン形成領域を選択し、フォトレ
ジスト１４と金化膜１３とをマスクにドレイン形成領域
の酸化膜１２をエツチングする。
（ｅ） 第５図（Ｃ）において、高濃度のＮ型ドレイ
ン領域５を熱拡散で形成する。次いでフォトレジス）
１５で窒化膜１３のソース形成領域を選択し、フォトレ
ジスト１５と窒化膜１３とをマスクとしてソース領域の
酸化膜１２をエツチングする。
ン領域５を熱拡散で形成する。次いでフォトレジス）
１５で窒化膜１３のソース形成領域を選択し、フォトレ
ジスト１５と窒化膜１３とをマスクとしてソース領域の
酸化膜１２をエツチングする。
（ｄ） 第５図（ｄ）において、同ソース領域に形成
された開口部を通してイオン注入法により、ボロンと砒
素とを打ち込み、埋め込みアース領域９とソース領域１
０を形成する・ 以下、Ｎ型の低不純物濃度領域よりなるオフセットゲー
ト部を形成し、更にシリコンゲートを形成して、第４図
に示した高電圧ＮＭＯ８）ランジスタが完成する。
された開口部を通してイオン注入法により、ボロンと砒
素とを打ち込み、埋め込みアース領域９とソース領域１
０を形成する・ 以下、Ｎ型の低不純物濃度領域よりなるオフセットゲー
ト部を形成し、更にシリコンゲートを形成して、第４図
に示した高電圧ＮＭＯ８）ランジスタが完成する。
以上の高電圧ＮＭＯ８）ランジスタプロセスにおいては
、埋め込みアース領域９を形成する為に（ｄ）の工程で
ボロンを高加速エネルギー、高ドーズ甘（例えば１５０
ＫａＶで５ ｘ １０”／ｃｉｌ）で打ち込む必要が
ある。このとき酸化膜１２と窒化膜１３とがイオン注入
のマスクとして作用するが、十分なマスク作用を得るに
は併せて、約１μｍの厚さが必要である。
、埋め込みアース領域９を形成する為に（ｄ）の工程で
ボロンを高加速エネルギー、高ドーズ甘（例えば１５０
ＫａＶで５ ｘ １０”／ｃｉｌ）で打ち込む必要が
ある。このとき酸化膜１２と窒化膜１３とがイオン注入
のマスクとして作用するが、十分なマスク作用を得るに
は併せて、約１μｍの厚さが必要である。
埋め込みアース領域９を形成するためこの厚い酸化膜１
２は（ｅ）の工程でエツチングされ、酸化膜１２が厚い
分だけサイドエッチが入る（第１のサイドエッチ）。そ
のうえソース領域ＩＯを砒素のイオン打ち込みで形成す
る前に埋め込みアース領域９からのボロンの横広がりに
よりしきい値電圧が大きくなるのを避ける為に酸化膜に
対して約５ 、０００人のサイドエッチを行なわれる（
第２のサイドエッチ）。
２は（ｅ）の工程でエツチングされ、酸化膜１２が厚い
分だけサイドエッチが入る（第１のサイドエッチ）。そ
のうえソース領域ＩＯを砒素のイオン打ち込みで形成す
る前に埋め込みアース領域９からのボロンの横広がりに
よりしきい値電圧が大きくなるのを避ける為に酸化膜に
対して約５ 、０００人のサイドエッチを行なわれる（
第２のサイドエッチ）。
ところで、第４図に示された高電圧ＮＭＯ８）ランジス
タのチャンネル長は、ソース領域ｌＯとオフセットゲー
ト部６との長さで決定されるが、上述の２つのサイドエ
ッチ量が大きく、またバラツキも大きいため、所望のチ
ャンネル長を得ることはむずかしく、チャンネル長のバ
ラツキが太きくなるという問題があった。
タのチャンネル長は、ソース領域ｌＯとオフセットゲー
ト部６との長さで決定されるが、上述の２つのサイドエ
ッチ量が大きく、またバラツキも大きいため、所望のチ
ャンネル長を得ることはむずかしく、チャンネル長のバ
ラツキが太きくなるという問題があった。
本発明の目的は、上述の欠点を取り除き、チャンネル長
にバラツキがなく、しかも短チャンネルの絶縁ゲート型
電界効果トランジスタを提供することにある。
にバラツキがなく、しかも短チャンネルの絶縁ゲート型
電界効果トランジスタを提供することにある。
本発明は一導電型の半導体基板の一主面に設けられた逆
導電型のソース領域及びドレイン領域と、該ドレイン領
域に接して設けられた逆導電型のオフセットゲート領域
と、該オフセットゲート領域及び前記ソース領域間に形
成されるチャンネル領域とを有する絶縁ゲート型電界効
果トランジスタにおいて、前記ソース領域に接して該ソ
ース領域と、前記チャンネル領域との間にオフセットゲ
ート領域と同じ導電型不純物嬢度の低濃度ソース領域を
設け、前記低濃度ソース領域と前記チャンネル領域とに
またがり、絶縁膜を介してゲートを形成し、前記低濃度
ソース領域上の絶縁膜を前記チャンネル領域上の絶縁膜
より薄くしたことを特徴とする高電圧絶縁ゲート型電界
効果トランジスタである。
導電型のソース領域及びドレイン領域と、該ドレイン領
域に接して設けられた逆導電型のオフセットゲート領域
と、該オフセットゲート領域及び前記ソース領域間に形
成されるチャンネル領域とを有する絶縁ゲート型電界効
果トランジスタにおいて、前記ソース領域に接して該ソ
ース領域と、前記チャンネル領域との間にオフセットゲ
ート領域と同じ導電型不純物嬢度の低濃度ソース領域を
設け、前記低濃度ソース領域と前記チャンネル領域とに
またがり、絶縁膜を介してゲートを形成し、前記低濃度
ソース領域上の絶縁膜を前記チャンネル領域上の絶縁膜
より薄くしたことを特徴とする高電圧絶縁ゲート型電界
効果トランジスタである。
以下に本発明の実施例について図面を６照して詳細に説
明する。
明する。
第１図に本発明の高電圧ＮＭＯ８）ランジスタの断面構
造図を示す。
造図を示す。
ｌは、例えば６×１０１４／ｃｄのＰ型シリコン基板で
ある。２はドレイン電極、３はソ、−ス電極、４は多結
晶シリコンよりなるゲート電極、５は高濃度のＮ型ソー
ス領域、６はオフセットゲート領域、７は低濃度ソース
領域である。
ある。２はドレイン電極、３はソ、−ス電極、４は多結
晶シリコンよりなるゲート電極、５は高濃度のＮ型ソー
ス領域、６はオフセットゲート領域、７は低濃度ソース
領域である。
ここでオフセットゲート領域６と低濃度ソース領域７と
は従来の工程のオフセットゲート形成時に同時に形成さ
れたものである。８は高濃度Ｐ型の引き出しアース拡散
領域、９は高加速エネルギー高ドーズ量のボロンイオン
注入による埋め込みアース拡散領域である。ｌＯは高加
速エネルギー高ドーズ量の砒素イオン注入によるソース
領域である。１６は５００人程程度酸化膜、１７は１３
００人の酸化膜である。
は従来の工程のオフセットゲート形成時に同時に形成さ
れたものである。８は高濃度Ｐ型の引き出しアース拡散
領域、９は高加速エネルギー高ドーズ量のボロンイオン
注入による埋め込みアース拡散領域である。ｌＯは高加
速エネルギー高ドーズ量の砒素イオン注入によるソース
領域である。１６は５００人程程度酸化膜、１７は１３
００人の酸化膜である。
第２図の（ａ）〜（ｃ）に本発明の形成法の一例を示す
。
。
なお、埋め込みアース領域、ソース領域形成工程までは
、第５図（ａ）〜（ｄ）に示した従来構造のトランジス
タの成形工程と同一である。
、第５図（ａ）〜（ｄ）に示した従来構造のトランジス
タの成形工程と同一である。
（ａ） 第２図（ａ）において、表面に５００人の酸
化、［１６を形成した後、５００人の窒化膜１８を形成
する・次いでフォトレジスト１９をマスクとして、イオ
ン注入法によりオフセットゲート領域６と低濃度ソース
領域７とを形成する。
化、［１６を形成した後、５００人の窒化膜１８を形成
する・次いでフォトレジスト１９をマスクとして、イオ
ン注入法によりオフセットゲート領域６と低濃度ソース
領域７とを形成する。
（ｂ） 第２図（ｂ）において、低嬢度領域７の部分
にのみ窒化膜１８を残し、他は剥離する。次にチャンネ
ル領域２０及びオフセットゲート部領域６上に、膜厚が
ｘ、ａｏｏＡのゲート酸化ｆｉ１７を形成する。
にのみ窒化膜１８を残し、他は剥離する。次にチャンネ
ル領域２０及びオフセットゲート部領域６上に、膜厚が
ｘ、ａｏｏＡのゲート酸化ｆｉ１７を形成する。
（ｃ） 第２図（ｅ）において、窒化膜１８を剥離し
、低濃度ソース領域と、チャンネル領域とにまたがって
多結晶シリコンゲート４を形成する。これにより低濃度
ソース領域７上に形成されるシリコンゲート４下の絶縁
膜１６ ｋチャンネル領域２０上のゲート４下の絶縁膜
１７より薄くなり、第１図に示した尚電圧ＮＭＯ８）ラ
ンジスタを完成する。
、低濃度ソース領域と、チャンネル領域とにまたがって
多結晶シリコンゲート４を形成する。これにより低濃度
ソース領域７上に形成されるシリコンゲート４下の絶縁
膜１６ ｋチャンネル領域２０上のゲート４下の絶縁膜
１７より薄くなり、第１図に示した尚電圧ＮＭＯ８）ラ
ンジスタを完成する。
ここでチャンネル長ＬＥはオフセットゲート領域６と低
＃Ｉ！Ｉｆソース領域７との長さにより決定され、ソー
ス領域形成の際のナイドエッチ量とは無関係である。そ
のため所望通りのチャンネル長が形成できる。
＃Ｉ！Ｉｆソース領域７との長さにより決定され、ソー
ス領域形成の際のナイドエッチ量とは無関係である。そ
のため所望通りのチャンネル長が形成できる。
又、ドレインゲート間の耐圧を高くするためにオフセッ
トゲート部上の絶縁膜は１．３０ＯＡ程反必要である。
トゲート部上の絶縁膜は１．３０ＯＡ程反必要である。
一方、ソース−ゲート間に印加される電圧は高々ｌＯｖ
程度であり、低濃度ソース領域７上の酸化膜（絶縁膜）
１６は厚くする必要がない。本実施例の場合、サイドエ
ッチ量の影響を無視するためには、低濃度領域層の長さ
は３μｍ以上必要であり、この部分の抵抗は無視できな
くなる。そこで抵抗を減らすためには、低濃度領域層上
の酸化膜厚を薄くしなければならない０本実施例ではこ
の膜厚を５００にの厚さに設定したところ、従来の高電
圧トランジスタに比べ電流特性の優れたトランジスタが
得られた。
程度であり、低濃度ソース領域７上の酸化膜（絶縁膜）
１６は厚くする必要がない。本実施例の場合、サイドエ
ッチ量の影響を無視するためには、低濃度領域層の長さ
は３μｍ以上必要であり、この部分の抵抗は無視できな
くなる。そこで抵抗を減らすためには、低濃度領域層上
の酸化膜厚を薄くしなければならない０本実施例ではこ
の膜厚を５００にの厚さに設定したところ、従来の高電
圧トランジスタに比べ電流特性の優れたトランジスタが
得られた。
本発明は、低濃度ソース領域とオフセットゲート領域と
を同時に形成するため、両者の間の距離即ちチャンネル
長を一義的に決めることができ、チャンネル長のバラツ
キを非常に小さく又短チャンネルも容易に形成できる。
を同時に形成するため、両者の間の距離即ちチャンネル
長を一義的に決めることができ、チャンネル長のバラツ
キを非常に小さく又短チャンネルも容易に形成できる。
さらに、低濃度ソース領域には薄い絶縁膜を介してゲー
トを重ねるため、チャンネルがオンになる極性の電位が
ゲートに加わると低濃度ソース領域の抵抗は著しく小さ
くなり、従って低濃度ソース領域の影響でトランジスタ
のドレイン抵抗が大きくなるといった不都合は生じない
。
トを重ねるため、チャンネルがオンになる極性の電位が
ゲートに加わると低濃度ソース領域の抵抗は著しく小さ
くなり、従って低濃度ソース領域の影響でトランジスタ
のドレイン抵抗が大きくなるといった不都合は生じない
。
したがって、本発明によれば、短チャンネルの高電圧Ｎ
ＭＯ８）ランジスタを信頼性よく形成でき、しかも検体
がりの少ないイオン注入法によりチャンネル長を決定で
きるので所望の値が得られ、プロセスは通常のＣＭＯＳ
プロセスと適合性があるので容易に形成できる効果を有
するものである。
ＭＯ８）ランジスタを信頼性よく形成でき、しかも検体
がりの少ないイオン注入法によりチャンネル長を決定で
きるので所望の値が得られ、プロセスは通常のＣＭＯＳ
プロセスと適合性があるので容易に形成できる効果を有
するものである。
第１図１１本発明の実施例を示す高電圧ＮＭＯ８）ラン
ジスタの断面図、第２図（ａ）〜（ｅ）は本発明の形成
力法の一例を工程順に示す断面図、第３図は従来の高電
圧ＮＭＯ８）ランジスタの断面図、第４図は耐負性抵抗
、耐永久破壊防止対策のある従来の高電圧ＮＭＯ８）ラ
ンジスタの断面図、第５図（ａ）〜（ａは第４図に示さ
れた高電圧ＮＭＯ８）ランジスタの製造工程を工程順に
示す断面図である。 ｌ・・・半導体基板、２・・・ドレイン電極、３・・・
ソース電極、４・・・ポリシリコン’ｙ−）、５・・・
ソース領域、６・・・オフセットゲート領域、７・・・
チャンネル位置決め領域、８・・・引き出しアース拡散
領域、９・・・埋め込みアース領域、１０ 、１１・・
・ソース領域、１２・・・酸化膜、１３・・・窒化膜、
１４ 、１５・・・フォトレジスト、１６・・・薄い酸
化膜、１７・・・ゲートシリコン酸化膜、１８・・・窒
化膜、１９・・・フォトレジスト、２０・・・チャンネ
ル領域 特許出願人 日本電気株式会社 第２図 （ｂ、） （Ｃ） 第３図 第４図 第５図 （ｂ） 第ろ図 （ｄ）
ジスタの断面図、第２図（ａ）〜（ｅ）は本発明の形成
力法の一例を工程順に示す断面図、第３図は従来の高電
圧ＮＭＯ８）ランジスタの断面図、第４図は耐負性抵抗
、耐永久破壊防止対策のある従来の高電圧ＮＭＯ８）ラ
ンジスタの断面図、第５図（ａ）〜（ａは第４図に示さ
れた高電圧ＮＭＯ８）ランジスタの製造工程を工程順に
示す断面図である。 ｌ・・・半導体基板、２・・・ドレイン電極、３・・・
ソース電極、４・・・ポリシリコン’ｙ−）、５・・・
ソース領域、６・・・オフセットゲート領域、７・・・
チャンネル位置決め領域、８・・・引き出しアース拡散
領域、９・・・埋め込みアース領域、１０ 、１１・・
・ソース領域、１２・・・酸化膜、１３・・・窒化膜、
１４ 、１５・・・フォトレジスト、１６・・・薄い酸
化膜、１７・・・ゲートシリコン酸化膜、１８・・・窒
化膜、１９・・・フォトレジスト、２０・・・チャンネ
ル領域 特許出願人 日本電気株式会社 第２図 （ｂ、） （Ｃ） 第３図 第４図 第５図 （ｂ） 第ろ図 （ｄ）
Claims (1)
- （１）一導電型の半導体基板の一主面に設けられた逆導
電型のソース領域及びドレイン領域と、該ドレイン領域
に接して設けられた逆導電型のオフセットゲート領域と
、該オフセットゲート領域及び前記ソース領域間に形成
されるチャンネル領域とを有する絶縁ゲート型電界効果
トランジスタにおいて、前記ソース領域に接して該ソー
ス領域と前記チャンネル領域との間に、オフセットゲー
ト領域と同じ導電型不純物濃度の低濃度ソース領域を設
け、前記低濃度ソース領域と前記チャンネル領域上とに
またがつて絶縁膜を介してゲートを形成し、低濃度ソー
ス領域上の絶縁膜を前記チャンネル領域上の絶縁膜より
薄くしたことを特徴とする高電圧絶縁ゲート型電界効果
トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59200928A JPS6179260A (ja) | 1984-09-26 | 1984-09-26 | 高電圧絶縁ゲ−ト型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59200928A JPS6179260A (ja) | 1984-09-26 | 1984-09-26 | 高電圧絶縁ゲ−ト型電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6179260A true JPS6179260A (ja) | 1986-04-22 |
Family
ID=16432612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59200928A Pending JPS6179260A (ja) | 1984-09-26 | 1984-09-26 | 高電圧絶縁ゲ−ト型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6179260A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5304827A (en) * | 1991-10-15 | 1994-04-19 | Texas Instruments Incorporated | Performance lateral double-diffused MOS transistor |
-
1984
- 1984-09-26 JP JP59200928A patent/JPS6179260A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5304827A (en) * | 1991-10-15 | 1994-04-19 | Texas Instruments Incorporated | Performance lateral double-diffused MOS transistor |
| US5382535A (en) * | 1991-10-15 | 1995-01-17 | Texas Instruments Incorporated | Method of fabricating performance lateral double-diffused MOS transistor |
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