JPS6179385A - 時間軸補正装置 - Google Patents
時間軸補正装置Info
- Publication number
- JPS6179385A JPS6179385A JP59202221A JP20222184A JPS6179385A JP S6179385 A JPS6179385 A JP S6179385A JP 59202221 A JP59202221 A JP 59202221A JP 20222184 A JP20222184 A JP 20222184A JP S6179385 A JPS6179385 A JP S6179385A
- Authority
- JP
- Japan
- Prior art keywords
- address
- signal
- latch
- read
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/91—Television signal processing therefor
- H04N5/93—Regeneration of the television signal or of selected parts thereof
- H04N5/95—Time-base error compensation
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/91—Television signal processing therefor
- H04N5/93—Regeneration of the television signal or of selected parts thereof
- H04N5/95—Time-base error compensation
- H04N5/956—Time-base error compensation by using a digital memory with independent write-in and read-out clock generators
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Television Signal Processing For Recording (AREA)
- Electrically Operated Instructional Devices (AREA)
- Diaphragms For Electromechanical Transducers (AREA)
- Transition And Organic Metals Composition Catalysts For Addition Polymerization (AREA)
- Saccharide Compounds (AREA)
- Acyclic And Carbocyclic Compounds In Medicinal Compositions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は時間軸補正装置に関し、特にビデオテープレコ
ーダ（ＶＴＲ）において、時間軸補正して得られた出力
をメモリから読出す際に書込まれているビデオデータと
の同期をとるようになされたアドレス発生回路に関する
ものである。
ーダ（ＶＴＲ）において、時間軸補正して得られた出力
をメモリから読出す際に書込まれているビデオデータと
の同期をとるようになされたアドレス発生回路に関する
ものである。
ＶＴＲにおいてテープから再生された再生ビデオ信号２
はジッタが含まれており、このジッタを除去するために
、第２図に示すようにディジタルメモリを有する構成の
ものが用いられている。
はジッタが含まれており、このジッタを除去するために
、第２図に示すようにディジタルメモリを有する構成の
ものが用いられている。
再生ビデオ信号Ｖ Ｄ ＩＮ＋ はアナログ−ディジタ
ル変換回路１においてディジタルデータに変換され、再
生ビデオ信号ＶＤＩＮ＋に含まれているジッタを有する
書込クロックＣＫＷによってディジタルメモリ２に１頓
次書込まれる。このメモリ２のデータは安定な所定周期
の読出クロックＣＫＲによって読出されてディジタル−
アナログ変換回路３においてアナログ信号に変換され、
時間軸補正された出力ビデオ信号ＶＤＩＮ□として送出
される。
ル変換回路１においてディジタルデータに変換され、再
生ビデオ信号ＶＤＩＮ＋に含まれているジッタを有する
書込クロックＣＫＷによってディジタルメモリ２に１頓
次書込まれる。このメモリ２のデータは安定な所定周期
の読出クロックＣＫＲによって読出されてディジタル−
アナログ変換回路３においてアナログ信号に変換され、
時間軸補正された出力ビデオ信号ＶＤＩＮ□として送出
される。
再生ビデオ信号ＶＤＩＮ＋をメモリ２に書込む際には、
再生ビデオ信号ＶＤＩＮ＋のバースト信号に基づいて書
込クロック発生回路４において書やクロックＣＫ’Ｗを
発生し、これをアナログ−ディジタル変換回路１及びメ
モリ２に与える。また再生ビデオ信号ＶＤＩＩ＋、から
再生同期信号（再生水平同期信号ＰＢＨ及び再生垂直同
期信号ＰＢＶを含んでなる）を同期信号分離回路５にお
いて抽出してアドレス発生回路６に与え、このアドレス
発生回路６において各走査ラインの先頭アドレスを表わ
す書込アドレス信号ＡＤＷをメモリ２に与える。
再生ビデオ信号ＶＤＩＮ＋のバースト信号に基づいて書
込クロック発生回路４において書やクロックＣＫ’Ｗを
発生し、これをアナログ−ディジタル変換回路１及びメ
モリ２に与える。また再生ビデオ信号ＶＤＩＩ＋、から
再生同期信号（再生水平同期信号ＰＢＨ及び再生垂直同
期信号ＰＢＶを含んでなる）を同期信号分離回路５にお
いて抽出してアドレス発生回路６に与え、このアドレス
発生回路６において各走査ラインの先頭アドレスを表わ
す書込アドレス信号ＡＤＷをメモリ２に与える。
かくしてメモリ２は書込アドレス信号ＡＤＷによって指
定されたアドレスを有するメモリエリアから順次各走査
ラインに対応するビデオデータを取込んで行く。
定されたアドレスを有するメモリエリアから順次各走査
ラインに対応するビデオデータを取込んで行く。
これに対してメモリ２からデータを読出す際には、安定
な周期をもつ基準同期信号ＲＥＦＳＹＮＣ（基準水平同
期信号ＲＥＦＨ及び基準垂直同期信号ＲＥＦＶを含んで
なる）に同期した読出クロックＣＫＲを読出クロック発
生回路７において発生してメモリ２及びディジタル−ア
ナログ変換器路３に与える。また基準同期信号ＲＥＦＳ
ＹＮＣを読出アドレス発生回路６に与え、メモリ２に１
ラインごとに記憶されているビデオデータをその先頭ア
ドレスを基準水平同期信号ＲＥＦＨのタイミングで指定
することによって読出すことができるようになされてい
る。
な周期をもつ基準同期信号ＲＥＦＳＹＮＣ（基準水平同
期信号ＲＥＦＨ及び基準垂直同期信号ＲＥＦＶを含んで
なる）に同期した読出クロックＣＫＲを読出クロック発
生回路７において発生してメモリ２及びディジタル−ア
ナログ変換器路３に与える。また基準同期信号ＲＥＦＳ
ＹＮＣを読出アドレス発生回路６に与え、メモリ２に１
ラインごとに記憶されているビデオデータをその先頭ア
ドレスを基準水平同期信号ＲＥＦＨのタイミングで指定
することによって読出すことができるようになされてい
る。
かかる構成の時間軸補正装置において、メモリ２から１
フイ一ルド分の画像データを読出すためには、メモリ２
に書込まれたビデオ信号のうち１フイ一ルド分のビデオ
信号の区切りを表わす垂直同期信号を基準にしてデータ
を読出すようにして、いわゆるＶ同期をとる必要がある
。
フイ一ルド分の画像データを読出すためには、メモリ２
に書込まれたビデオ信号のうち１フイ一ルド分のビデオ
信号の区切りを表わす垂直同期信号を基準にしてデータ
を読出すようにして、いわゆるＶ同期をとる必要がある
。
このＶ同期をとるために従来は、再生ビデオ信号ＶＤＩ
Ｎ＋の垂直同期信号が到来したとき当該垂直同期信号を
書込むべきメモリ２のアドレスをラッチしておき、この
ラッチされたアドレスからメモリ２のデータを読出すこ
とによってＶ同期をとるようになされている。
Ｎ＋の垂直同期信号が到来したとき当該垂直同期信号を
書込むべきメモリ２のアドレスをラッチしておき、この
ラッチされたアドレスからメモリ２のデータを読出すこ
とによってＶ同期をとるようになされている。
ところがこの方法によると、垂直同期信号をメモリ２に
書込む際に、有効データとして再生ビデオ信号ＶＤＩＮ
＋ に含まれる垂直同期信号の最後尾の同期信号を取込
むようにしたＶＴＲにおいては、メモリ２の先頭アドレ
ス部分に記憶されている映像信号が読出し時に欠落する
問題がある。
書込む際に、有効データとして再生ビデオ信号ＶＤＩＮ
＋ に含まれる垂直同期信号の最後尾の同期信号を取込
むようにしたＶＴＲにおいては、メモリ２の先頭アドレ
ス部分に記憶されている映像信号が読出し時に欠落する
問題がある。
すなわち第３図（Ａ）に示すように、例えばメモリ２の
アドレス「４０番地」に第１番目の走査ラインについて
の映像信号が書込まれると共に、その１つ前のアドレス
「３９番地」に垂直同期信号が書込まれる際にこのアド
レス「３９番地」がアドレス発生回路６に読出開始アド
レスとしてラッチするようになされた場合を考える。こ
の場合、理論上はアドレス「３９番地」に読出アドレス
が来たとき、アドレス発生回路６はメモリ２に対して読
出アドレス信号ＡＤＨを発生することにより、メモリ２
のデータをアドレス「３９番地」の次の番地すなわち第
１番目のラインの映像信号が記憶されているアドレス「
４０番地」のデータからメモリ２のビデオデータが読出
開始され、かくして読出時のＶ同期をとることができる
。
アドレス「４０番地」に第１番目の走査ラインについて
の映像信号が書込まれると共に、その１つ前のアドレス
「３９番地」に垂直同期信号が書込まれる際にこのアド
レス「３９番地」がアドレス発生回路６に読出開始アド
レスとしてラッチするようになされた場合を考える。こ
の場合、理論上はアドレス「３９番地」に読出アドレス
が来たとき、アドレス発生回路６はメモリ２に対して読
出アドレス信号ＡＤＨを発生することにより、メモリ２
のデータをアドレス「３９番地」の次の番地すなわち第
１番目のラインの映像信号が記憶されているアドレス「
４０番地」のデータからメモリ２のビデオデータが読出
開始され、かくして読出時のＶ同期をとることができる
。
ところでヘリカル記録方式のＶＴＲにおいて、第３図（
Ａ）に示すように、映像信号の直前の垂直同期信号のア
ドレスをラッチしてＶ同期をとるＶＴＲとしては、ヘリ
カル記録された各記録トラックの走査開始部及び走査終
了部の両方に垂直同期信号を記録するようにし、これに
より可変速再生モード時に何れか一方の垂直同期信号が
ドロップアウトしたときに、残る他方の垂直同期信号を
用いて■同期をとるようになされた構成のものが考えら
れている。
Ａ）に示すように、映像信号の直前の垂直同期信号のア
ドレスをラッチしてＶ同期をとるＶＴＲとしては、ヘリ
カル記録された各記録トラックの走査開始部及び走査終
了部の両方に垂直同期信号を記録するようにし、これに
より可変速再生モード時に何れか一方の垂直同期信号が
ドロップアウトしたときに、残る他方の垂直同期信号を
用いて■同期をとるようになされた構成のものが考えら
れている。
このように構成しようとする場合、■同期をとるために
走査開始部の垂直同期信号を用いるとすれば、回路構成
上、垂直同期信号をメモリ２に書込むと同時に当該アド
レスをラッチする際に、データ処理時間が必要になるた
め、ラッチするタイミングが遅れる問題があり、この遅
れが１水平区間又はそれ以」−になれば、第３図（Ａ）
において矢印Ｘ１で示すようにラッチのタイミングがお
くれで映像信号の先頭部分にずれ込むことを避は得ない
。なお第３図の場合には、第２番目のラインのデータを
記せしているメモリエリアのアドレス「４１番地」がラ
ッチされる。
走査開始部の垂直同期信号を用いるとすれば、回路構成
上、垂直同期信号をメモリ２に書込むと同時に当該アド
レスをラッチする際に、データ処理時間が必要になるた
め、ラッチするタイミングが遅れる問題があり、この遅
れが１水平区間又はそれ以」−になれば、第３図（Ａ）
において矢印Ｘ１で示すようにラッチのタイミングがお
くれで映像信号の先頭部分にずれ込むことを避は得ない
。なお第３図の場合には、第２番目のラインのデータを
記せしているメモリエリアのアドレス「４１番地」がラ
ッチされる。
このようにラッチ時間の遅れがあると、この時間遅れに
相当する分だけ読出開始アドレスが移動する結果になり
、そのため当該移動が生じたアドレス範囲に書込まれて
いた映像データを読出し得なくなる結果になる。
相当する分だけ読出開始アドレスが移動する結果になり
、そのため当該移動が生じたアドレス範囲に書込まれて
いた映像データを読出し得なくなる結果になる。
第３閏の場合、読出開始アドレスとして「３９番地」を
ラッチすべきであるにもかかわらず、「４１番地」をラ
ッチした（第３図（Ａ））ので、読出開始時にはこのア
ドレス「４１番地」のデータから順次読出されて行く
（第３図（Ｂ））結果になる。そこでアドレス「４０番
地」及び「４１番地」に記憶されている第１番目及び第
２番目の第２の映像信号は読出されずに失われることに
な不。
ラッチすべきであるにもかかわらず、「４１番地」をラ
ッチした（第３図（Ａ））ので、読出開始時にはこのア
ドレス「４１番地」のデータから順次読出されて行く
（第３図（Ｂ））結果になる。そこでアドレス「４０番
地」及び「４１番地」に記憶されている第１番目及び第
２番目の第２の映像信号は読出されずに失われることに
な不。
このように時間軸補正処理をしたために画像データの一
部が失われることは、再生映像信号の再現性が劣化した
ことを意味し、ＶＴＲの機能としては不十分である。
部が失われることは、再生映像信号の再現性が劣化した
ことを意味し、ＶＴＲの機能としては不十分である。
本発明は以上の点を考慮してなされたもので、時間軸補
正時の映像信号の欠落を生じさせないようにしようとす
るものである。
正時の映像信号の欠落を生じさせないようにしようとす
るものである。
かかる問題点を解決するため本発明においては、再生水
平同期信９ｒＰＢ ！（に基づいて形成した書込アドレ
ス信号ＡＤＷによって、再生ビデオ信号ＶＤ！□をメモ
リ２に書込み、再生垂直同期信号ＰＢＶのタイミングで
書込アドレス信号ＡＤＷをアドレスラッチ回路１３にラ
ッチし、そのラッチ出力ＬＡＴを基準垂直同期信号ＲＥ
ＦＶのタイミングで読出アドレス信号ＡＤＲの読出開始
アドレスとしてロードし、そのロード出力に基づいてメ
モリ２から記４．ｔデータを読出すようになされた時間
軸補正装置において、アドレスラッチ回路１３のラッチ
出力ＬＡＴのアドレス数から所定アドレス数を減算して
ロード出力として送出するようにする。
平同期信９ｒＰＢ ！（に基づいて形成した書込アドレ
ス信号ＡＤＷによって、再生ビデオ信号ＶＤ！□をメモ
リ２に書込み、再生垂直同期信号ＰＢＶのタイミングで
書込アドレス信号ＡＤＷをアドレスラッチ回路１３にラ
ッチし、そのラッチ出力ＬＡＴを基準垂直同期信号ＲＥ
ＦＶのタイミングで読出アドレス信号ＡＤＲの読出開始
アドレスとしてロードし、そのロード出力に基づいてメ
モリ２から記４．ｔデータを読出すようになされた時間
軸補正装置において、アドレスラッチ回路１３のラッチ
出力ＬＡＴのアドレス数から所定アドレス数を減算して
ロード出力として送出するようにする。
アドレスラッチ回路１３のラッチ出力ＬＡＴのアドレス
数から所定アドレス数を減算すれば、たとえアドレスラ
ッチ回路１３におけるラッチ動作時間が垂直同期区間Ｉ
Ｈ以上になっても、読出開始アドレスを１番目の走査ラ
インの映像信号が記憶されているメモリエリアより前の
メモリエリアから読出開始することができるので、映像
信号を欠落させることなくメモリ２から記憶データを読
出すことができる。
数から所定アドレス数を減算すれば、たとえアドレスラ
ッチ回路１３におけるラッチ動作時間が垂直同期区間Ｉ
Ｈ以上になっても、読出開始アドレスを１番目の走査ラ
インの映像信号が記憶されているメモリエリアより前の
メモリエリアから読出開始することができるので、映像
信号を欠落させることなくメモリ２から記憶データを読
出すことができる。
以下図面について本発明の一実施例を詳述する。
第１図は第２図のアドレス発生回路６に適用し得る構成
を示したもので、同期信号分離回路５から与えられる再
生同期信号ＰＢＳＹＮＣが水平同期発振回路１１に与え
られる。水平同期発振回路１１は例えばＰ Ｌ Ｌ （
ｐｈａｓｅ １ｏｃｋｅｄ １ｏｏｐ ）構成のＡＦＣ
回路でなり、再生水平同期信号ＰＢ、Ｈがスキューした
らこれに応じて周期が変化する水平パルス出力Ｓ１を発
生する。ここで水平周期発振回路１１は、再生水平同期
信号ＰＢＨにドロップアウトがあるときには、これを補
間して連続波でなろ水平パルス出力Ｓ１を送出する。
を示したもので、同期信号分離回路５から与えられる再
生同期信号ＰＢＳＹＮＣが水平同期発振回路１１に与え
られる。水平同期発振回路１１は例えばＰ Ｌ Ｌ （
ｐｈａｓｅ １ｏｃｋｅｄ １ｏｏｐ ）構成のＡＦＣ
回路でなり、再生水平同期信号ＰＢ、Ｈがスキューした
らこれに応じて周期が変化する水平パルス出力Ｓ１を発
生する。ここで水平周期発振回路１１は、再生水平同期
信号ＰＢＨにドロップアウトがあるときには、これを補
間して連続波でなろ水平パルス出力Ｓ１を送出する。
水平パルス出力Ｓ１は書込アドレスカウンタ１２におい
てカウントされ、これにより水平パルス出力Ｓ１の各パ
ルスに応じて順次インクリメントする書込アドレス信号
ＡＤＷが書込アドレスカウンタ１２の出力端に得られ、
これがメモリ２ （第２図）に送出されると共に、アド
レスラッチ回路１３に（Ｊｔ給される。
てカウントされ、これにより水平パルス出力Ｓ１の各パ
ルスに応じて順次インクリメントする書込アドレス信号
ＡＤＷが書込アドレスカウンタ１２の出力端に得られ、
これがメモリ２ （第２図）に送出されると共に、アド
レスラッチ回路１３に（Ｊｔ給される。
また再生同期信ｑＰＢｓＹＮｃに含まれる再生垂直同期
信号ＰＢＶが、再生垂直同期信月分離回路１４において
抽出されてアドレスラッチ回路１３にラッチ信号Ｓ２と
して与えられ、かくしてラッチ信号Ｓ２が与えられたタ
イミングにおける書込アドレス信号ＡＤＷの内容がアド
レスラッチ回路１３にラッチされる。
信号ＰＢＶが、再生垂直同期信月分離回路１４において
抽出されてアドレスラッチ回路１３にラッチ信号Ｓ２と
して与えられ、かくしてラッチ信号Ｓ２が与えられたタ
イミングにおける書込アドレス信号ＡＤＷの内容がアド
レスラッチ回路１３にラッチされる。
アドレスラッチ回路１３のラッチデータはアドレス発生
回路１５において所定番地数たり減算され、その減算結
果ＬＡＴ、Ｓが読出アドレスカウンター１６にロードデ
ータとして供給される。
回路１５において所定番地数たり減算され、その減算結
果ＬＡＴ、Ｓが読出アドレスカウンター１６にロードデ
ータとして供給される。
読出アドレスカウンタ１６には基準水平同期信号ＲＥＦ
Ｈがカウントパルスとして入力されると共に、基準水平
同期信号ＲＥＦ）（をクロック信号として受ける遅延回
路１７を介して基準同期垂直信号ＲＥＦＶがロード信号
として与えられる。
Ｈがカウントパルスとして入力されると共に、基準水平
同期信号ＲＥＦ）（をクロック信号として受ける遅延回
路１７を介して基準同期垂直信号ＲＥＦＶがロード信号
として与えられる。
かくして、読出アドレスカウンタ１６は、基準垂直同期
信号ＲＥＦＶが遅延回路１７を通じて供給されたとき、
アドレス減算回路１５の減算出力ＬＡＴＳの内容をロー
ドされ、その後基準水平同期信号ＲＥＦＨを順次カウン
トすることにより、ロードされたアドレスから基準水平
同期信号ＲＥＦＨの各パルスが与えられるごとに順次イ
ンクリメントする読出アドレス信号ＡＤＨが得られ、こ
れがメモリ２ （第２図）に送出される。
信号ＲＥＦＶが遅延回路１７を通じて供給されたとき、
アドレス減算回路１５の減算出力ＬＡＴＳの内容をロー
ドされ、その後基準水平同期信号ＲＥＦＨを順次カウン
トすることにより、ロードされたアドレスから基準水平
同期信号ＲＥＦＨの各パルスが与えられるごとに順次イ
ンクリメントする読出アドレス信号ＡＤＨが得られ、こ
れがメモリ２ （第２図）に送出される。
第１図の構成において、第３図（Ａ）について上述した
ように、書込アドレス信号ＡＤＷがアドレス「３９番地
」になった時、再生垂直同期信号分離回路１４からラッ
チ信号Ｓ２が供給される。
ように、書込アドレス信号ＡＤＷがアドレス「３９番地
」になった時、再生垂直同期信号分離回路１４からラッ
チ信号Ｓ２が供給される。
ところがアドレスラッチ回路１３は書込アドレス信号Ａ
ＤＷをラッチするために例えば２Ｈの区間に相当する時
間を必要とするとすれば、アドレスラッチ回路１３には
第３図（Ａ）において矢印Ｘ１について上述したように
、アドレス「４１番地」がアドレスラッチ商略１３にラ
ッチされる。
ＤＷをラッチするために例えば２Ｈの区間に相当する時
間を必要とするとすれば、アドレスラッチ回路１３には
第３図（Ａ）において矢印Ｘ１について上述したように
、アドレス「４１番地」がアドレスラッチ商略１３にラ
ッチされる。
このラッチ出力ＬＡＴはアドレス減算回路１５において
所定減算数だけ減算される。この実施例の場合所定減算
数は「４」に選定され、かくして減算出力Ｌ Ａ Ｔ
Ｓの内容はアドレス１３７番地」になり、これが読出ア
ドレスカウンタ１６にロード信号として供給される。従
って読出アドレスカウンタ１６は遅延回路１７を介して
基準垂直同期信号ＲＥＦＶが与えられた時、減算出力Ｌ
Ａ Ｔ Ｓをロードし、以後基準水平同期信号ＲＥＦ
Ｈのパルスが到来するごとにロードされたアドレス「３
７番地」から１番地づつインクリメントするような読出
アドレス信号ＡＤＲを送出することになる。
所定減算数だけ減算される。この実施例の場合所定減算
数は「４」に選定され、かくして減算出力Ｌ Ａ Ｔ
Ｓの内容はアドレス１３７番地」になり、これが読出ア
ドレスカウンタ１６にロード信号として供給される。従
って読出アドレスカウンタ１６は遅延回路１７を介して
基準垂直同期信号ＲＥＦＶが与えられた時、減算出力Ｌ
Ａ Ｔ Ｓをロードし、以後基準水平同期信号ＲＥＦ
Ｈのパルスが到来するごとにロードされたアドレス「３
７番地」から１番地づつインクリメントするような読出
アドレス信号ＡＤＲを送出することになる。
このように動作することにより、再生垂直同期信号分離
回路１４において抽出された再生垂直同期信号に基づい
て得られるラッチ信号Ｓ２が到来するごとに、読出アド
レスカウンタ１６には、アドレスラッチ回路１３にラッ
チされたアドレス「４１番地」からアドレス減算回路１
５において設定されている減算数「４」を減算した結果
得られるアドレス「３７番地」が読出アドレスカウンタ
１６にロードされ、かくしてメモリ２ （第２図）から
第１番目のラインの映像信号が記憶されているアドレス
「４０番地」より前のアドレス「３７番地」から新たな
Ｖ区間についてのデータの読出しが開始されることにな
る。従ってたとえアドレスラッチ回路１３をラッチ動作
させるために水平同期信号の周期より大きい時間が必要
であったとしても、このラッチ時間のために映像信号が
欠落するおそれを未然に防止し得る。
回路１４において抽出された再生垂直同期信号に基づい
て得られるラッチ信号Ｓ２が到来するごとに、読出アド
レスカウンタ１６には、アドレスラッチ回路１３にラッ
チされたアドレス「４１番地」からアドレス減算回路１
５において設定されている減算数「４」を減算した結果
得られるアドレス「３７番地」が読出アドレスカウンタ
１６にロードされ、かくしてメモリ２ （第２図）から
第１番目のラインの映像信号が記憶されているアドレス
「４０番地」より前のアドレス「３７番地」から新たな
Ｖ区間についてのデータの読出しが開始されることにな
る。従ってたとえアドレスラッチ回路１３をラッチ動作
させるために水平同期信号の周期より大きい時間が必要
であったとしても、このラッチ時間のために映像信号が
欠落するおそれを未然に防止し得る。
以上のように本発明によれば、再生垂直同期信号に基づ
いてそのメモリへのアドレスを読出アドレス開始データ
として用いることによって■同期をとるようになされた
時間軸補正装置において、書込アドレスから所定アドレ
ス数を減算して読出アドレスとしてロードするようにし
たことにより、読出開始アドレスを映像信号に欠落を生
じさせないアドレスにまで進めることができることにな
り、かくして映像信号の欠落を生じさせることなくメモ
リの記憶データを確実に読出し得る時間軸補正装置を容
易に得ることができる。
いてそのメモリへのアドレスを読出アドレス開始データ
として用いることによって■同期をとるようになされた
時間軸補正装置において、書込アドレスから所定アドレ
ス数を減算して読出アドレスとしてロードするようにし
たことにより、読出開始アドレスを映像信号に欠落を生
じさせないアドレスにまで進めることができることにな
り、かくして映像信号の欠落を生じさせることなくメモ
リの記憶データを確実に読出し得る時間軸補正装置を容
易に得ることができる。
第１図は本発明による時間軸補正装置の要部を構成する
アドレス発生回路の一例を示すブロック図、第２図し才
時間軸補正装置の全体構成を示すブロック図、第３図は
第１図及び第２図の動作の説明に（Ｊｊする信号波形図
である。 ６・・・・・・アドレス発生回路、１１・・・・・・水
平同期発振回路、１２・・・・・・書込アドレスカウン
タ、１３・・・・・・アドレスラッチ回路、１４・・・
・・・再生垂直同期信号分離回路、１５・・・・・・ア
ドレス減算回路、１６・・・・・・読出アドレスカウン
タ、１７・・・・・・遅延回路。
アドレス発生回路の一例を示すブロック図、第２図し才
時間軸補正装置の全体構成を示すブロック図、第３図は
第１図及び第２図の動作の説明に（Ｊｊする信号波形図
である。 ６・・・・・・アドレス発生回路、１１・・・・・・水
平同期発振回路、１２・・・・・・書込アドレスカウン
タ、１３・・・・・・アドレスラッチ回路、１４・・・
・・・再生垂直同期信号分離回路、１５・・・・・・ア
ドレス減算回路、１６・・・・・・読出アドレスカウン
タ、１７・・・・・・遅延回路。
Claims (1)
- 再生水平同期信号に基づいて形成した書込アドレス信号
によつて再生ビデオ信号をメモリに書込み、再生垂直同
期信号のタイミングで上記書込アドレス信号をアドレス
ラッチ回路にラッチし、当該ラッチ出力を基準垂直同期
信号のタイミングで読出アドレス信号の読出開始アドレ
スとしてロードし、当該ロード出力に基づいて上記メモ
リから記憶データを読出すようになされた時間軸補正装
置において、上記アドレスラッチ回路のラッチ出力のア
ドレス数から所定アドレス数を減算して上記ロード出力
として送出することを特徴とする時間軸補正装置。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59202221A JPS6179385A (ja) | 1984-09-27 | 1984-09-27 | 時間軸補正装置 |
| KR1019850006107A KR940009488B1 (ko) | 1984-09-27 | 1985-08-23 | 시간축보정장치 |
| CA000490837A CA1245348A (en) | 1984-09-27 | 1985-09-16 | Time base corrector |
| AU47515/85A AU581255B2 (en) | 1984-09-27 | 1985-09-17 | Time base corrector |
| US06/777,733 US4688111A (en) | 1984-09-27 | 1985-09-19 | Time base corrector |
| AT85111947T ATE78651T1 (de) | 1984-09-27 | 1985-09-20 | Zeitbasiskorrigierer. |
| EP85111947A EP0176893B1 (en) | 1984-09-27 | 1985-09-20 | Time base corrector |
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