JPH0247784B2 - Bekutorudeetaisohoshiki - Google Patents
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- JPH0247784B2 JPH0247784B2 JP7344484A JP7344484A JPH0247784B2 JP H0247784 B2 JPH0247784 B2 JP H0247784B2 JP 7344484 A JP7344484 A JP 7344484A JP 7344484 A JP7344484 A JP 7344484A JP H0247784 B2 JPH0247784 B2 JP H0247784B2
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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Description
（発明の属する技術分野）
本発明はベクトルデータ処理装置におけるベク
トルレジスタ間のベクトルデータ移送方式に関
し、特にベクトルレジスタのデータの読出しおよ
び書込みのアドレス制御に関する。 （従来技術） 従来この種のベクトルデータ処理装置では、一
般にベクトルレジスタからの要素の読出しあるい
は、ベクトルレジスタへの要素の書込みは、直列
的に行なわれている。このようなベクトルデータ
処理装置においては、ベクトルレジスタ間のベク
トルデータの移送制御は、簡単に行なえる。しか
し高速処理を行うためには並列的にベクトルレジ
スタから複数の要素の読出しないし書込みが行な
えることが望ましいがその場合ベクトルレジスタ
に与える読出しまたは書込みのアドレス制御が複
雑になるという欠点がある。 （発明の目的） 本発明の目的は、上述の欠点を除去し、比較的
簡単なアドレス制御を用いてベクトルレジスタ間
のベクトルデータの移送を並列高速に行うベクト
ルデータ移送方式を提供することにある。 （発明の構成） 本発明のベクトルデータ移送方式は１サイクル
中に、2n個（ｎ１）の要素の並列的な読出しお
よび2m個（ｍ１）の要素の並列的な書込みの少
なくとも一方を行なう複数個のベクトルレジスタ
手段と、該ベクトルレジスタ手段の各読出し要素
に対応して設けられた2n個の読出しデータバス手
段と、各書込み要素に対応して設けられた2m個の
書込みデータバス手段と、前記読出しデータバス
手段と前記書込みデータバス手段を任意に接続し
得るデータアライン手段とを持つベクトルデータ
処理装置において、読出しを行う前記ベクトルレ
ジスタ手段および書込みを行う前記ベクトルレジ
スタ手段とのそれぞれの全要素に対応する読出し
と書込みの開始アドレスを示す２値数をそれぞれ
下位ビツト群ｉ（ｎビツト）と上位ビツト群ｊな
らびに下位ビツト群ｋ（ｍビツト）と上位ビツト
群ｌに分割する手段と、該下位ビツト群ｉ、ｋに
より前記データアライン手段の接続制御を行う手
段と、読出しを行う前記ベクトルレジスタ手段の
読出し開始アドレスとして前記下位ビツト群ｉに
より示される所定の読出し要素には上位ビツト群
ｊに１加えた値を与えその他の読出し要素には上
位ビツト群ｊを与える手段と、書込みを行う前記
ベクトルレジスタ手段の書込み開始アドレスとし
て前記下位ビツト群ｋにより示される所定の書込
み要素には上位ビツト群ｌに１加えた値を与えそ
の他の書込み要素には上位ビツト群ｌを与える手
段とを含むことを特徴とする。 （発明の実施例） 次に本発明について図面を参照して詳細に説明
する。 第１図を参照すると、本発明の一実施例は、同
時に４要素の読出しならびに書込みが可能なベク
トルレジスタ１００および２００を持ち、各ベク
トルレジスタ１００および２００に４本の読出し
データバス１１００−１１３０および１２００−
１２３０と書込みデータバス２１００−２１３０
および２２００−２２３０とが接続されており、
該読出しデータバスおよび書込みデータバス間の
接続は制御部３００から制御バス３０００を介し
て与えられる制御信号によりデータアライン回路
６００において行なわれる。また、一実施例はこ
の他、読出し開始アドレス生成部４００、書込み
開始アドレス生成部５００、読出し開始アドレス
バス４１００および４２００、書込みアドレスバ
ス５１００および５２００、制御部７００および
制御バス７１００−７５００を備えている。第２
図を参照すると、本実施例においてベクトルレジ
スタ１００または２００は、４分割されたベクト
ルレジスタVR１０−VR１３（またはVR２０−
VR２３）とそれぞれに対応した読出しアドレス
カウンタRA１０−RA１３（またはRA２０−
RA２３）と書込みアドレスカウンタWA１０−
WA１３（またはWA２０−WA２３）とを備え
ている。また制御バス７１００（または７２０
０）を介して与えられる信号により、読出しアド
レスカウンタRA１０−RA１３（またはRA２０
−RA２３）、書込みアドレスカウンタWA１０−
WA２３（またはWA２０−WA２３）に対する
読出し書込み開始アドレスの書込み可否制御とカ
ウントアツプ制御ならびにベクトルレジスタVR
１０−VR１３（またはVR２０−VR２３）に対
する書込み可否制御が行なわれる。第３図を参照
すると、データアライン部６００は読出しデータ
バス１１００−１１３０および１２００−１２３
０が選択回路SE１０を介して書込みデータバス
２１００に接続されており、ベクトルレジスタ
VR１０−VR１３およびVR２０−VR２３の任
意を読出し要素をベクトルレジスタVR１０の書
込み要素とすることができる。また図には表わさ
ないが選択回路SE１０−SE１３およびSE２０−
SE２３についても同様に読出しデータバスが接
続されている。また選択回路SE１０−SE１３，
SE２０−SE２３は、制御バス３０００によつて
制御される。第４図を参照すると、読出し開始ア
ドレス生成部４００は線４１を介して与えられる
ベクトルレジスタの全要素に対する読出し開始ア
ドレスの上位ビツト群に“１”を加算する加算器
４１０と、その加算器４１０の出力である上位ビ
ツト群に”１”加算され線４２に出力される値と
上位ビツト群である線４１上の値のいずれかを選
択して読出し開始アドレスバス４１００および４
２００を介してベクトルレジスタ１００および２
００の読出しアドレスカウンタRA１０−RA１
３，RA２０−RA２３に送出する選択回路４２
０−４２３および４３０−４３３と、線４３を介
して与えられる下位ビツト群（本実施例の場合は
２ビツト）をデコードして選択回路４２０−４２
３および４３０−４３３を制御するデコーダ４４
０から構成される。この線４３を介して与えられ
る下位ビツト群と選択回路４２０−４２３および
４３０−４３３で選択する線４１上の上位ビツ群
と線４２上の“１”加算された上位ビツト群の関
係を第１表に示す。
トルレジスタ間のベクトルデータ移送方式に関
し、特にベクトルレジスタのデータの読出しおよ
び書込みのアドレス制御に関する。 （従来技術） 従来この種のベクトルデータ処理装置では、一
般にベクトルレジスタからの要素の読出しあるい
は、ベクトルレジスタへの要素の書込みは、直列
的に行なわれている。このようなベクトルデータ
処理装置においては、ベクトルレジスタ間のベク
トルデータの移送制御は、簡単に行なえる。しか
し高速処理を行うためには並列的にベクトルレジ
スタから複数の要素の読出しないし書込みが行な
えることが望ましいがその場合ベクトルレジスタ
に与える読出しまたは書込みのアドレス制御が複
雑になるという欠点がある。 （発明の目的） 本発明の目的は、上述の欠点を除去し、比較的
簡単なアドレス制御を用いてベクトルレジスタ間
のベクトルデータの移送を並列高速に行うベクト
ルデータ移送方式を提供することにある。 （発明の構成） 本発明のベクトルデータ移送方式は１サイクル
中に、2n個（ｎ１）の要素の並列的な読出しお
よび2m個（ｍ１）の要素の並列的な書込みの少
なくとも一方を行なう複数個のベクトルレジスタ
手段と、該ベクトルレジスタ手段の各読出し要素
に対応して設けられた2n個の読出しデータバス手
段と、各書込み要素に対応して設けられた2m個の
書込みデータバス手段と、前記読出しデータバス
手段と前記書込みデータバス手段を任意に接続し
得るデータアライン手段とを持つベクトルデータ
処理装置において、読出しを行う前記ベクトルレ
ジスタ手段および書込みを行う前記ベクトルレジ
スタ手段とのそれぞれの全要素に対応する読出し
と書込みの開始アドレスを示す２値数をそれぞれ
下位ビツト群ｉ（ｎビツト）と上位ビツト群ｊな
らびに下位ビツト群ｋ（ｍビツト）と上位ビツト
群ｌに分割する手段と、該下位ビツト群ｉ、ｋに
より前記データアライン手段の接続制御を行う手
段と、読出しを行う前記ベクトルレジスタ手段の
読出し開始アドレスとして前記下位ビツト群ｉに
より示される所定の読出し要素には上位ビツト群
ｊに１加えた値を与えその他の読出し要素には上
位ビツト群ｊを与える手段と、書込みを行う前記
ベクトルレジスタ手段の書込み開始アドレスとし
て前記下位ビツト群ｋにより示される所定の書込
み要素には上位ビツト群ｌに１加えた値を与えそ
の他の書込み要素には上位ビツト群ｌを与える手
段とを含むことを特徴とする。 （発明の実施例） 次に本発明について図面を参照して詳細に説明
する。 第１図を参照すると、本発明の一実施例は、同
時に４要素の読出しならびに書込みが可能なベク
トルレジスタ１００および２００を持ち、各ベク
トルレジスタ１００および２００に４本の読出し
データバス１１００−１１３０および１２００−
１２３０と書込みデータバス２１００−２１３０
および２２００−２２３０とが接続されており、
該読出しデータバスおよび書込みデータバス間の
接続は制御部３００から制御バス３０００を介し
て与えられる制御信号によりデータアライン回路
６００において行なわれる。また、一実施例はこ
の他、読出し開始アドレス生成部４００、書込み
開始アドレス生成部５００、読出し開始アドレス
バス４１００および４２００、書込みアドレスバ
ス５１００および５２００、制御部７００および
制御バス７１００−７５００を備えている。第２
図を参照すると、本実施例においてベクトルレジ
スタ１００または２００は、４分割されたベクト
ルレジスタVR１０−VR１３（またはVR２０−
VR２３）とそれぞれに対応した読出しアドレス
カウンタRA１０−RA１３（またはRA２０−
RA２３）と書込みアドレスカウンタWA１０−
WA１３（またはWA２０−WA２３）とを備え
ている。また制御バス７１００（または７２０
０）を介して与えられる信号により、読出しアド
レスカウンタRA１０−RA１３（またはRA２０
−RA２３）、書込みアドレスカウンタWA１０−
WA２３（またはWA２０−WA２３）に対する
読出し書込み開始アドレスの書込み可否制御とカ
ウントアツプ制御ならびにベクトルレジスタVR
１０−VR１３（またはVR２０−VR２３）に対
する書込み可否制御が行なわれる。第３図を参照
すると、データアライン部６００は読出しデータ
バス１１００−１１３０および１２００−１２３
０が選択回路SE１０を介して書込みデータバス
２１００に接続されており、ベクトルレジスタ
VR１０−VR１３およびVR２０−VR２３の任
意を読出し要素をベクトルレジスタVR１０の書
込み要素とすることができる。また図には表わさ
ないが選択回路SE１０−SE１３およびSE２０−
SE２３についても同様に読出しデータバスが接
続されている。また選択回路SE１０−SE１３，
SE２０−SE２３は、制御バス３０００によつて
制御される。第４図を参照すると、読出し開始ア
ドレス生成部４００は線４１を介して与えられる
ベクトルレジスタの全要素に対する読出し開始ア
ドレスの上位ビツト群に“１”を加算する加算器
４１０と、その加算器４１０の出力である上位ビ
ツト群に”１”加算され線４２に出力される値と
上位ビツト群である線４１上の値のいずれかを選
択して読出し開始アドレスバス４１００および４
２００を介してベクトルレジスタ１００および２
００の読出しアドレスカウンタRA１０−RA１
３，RA２０−RA２３に送出する選択回路４２
０−４２３および４３０−４３３と、線４３を介
して与えられる下位ビツト群（本実施例の場合は
２ビツト）をデコードして選択回路４２０−４２
３および４３０−４３３を制御するデコーダ４４
０から構成される。この線４３を介して与えられ
る下位ビツト群と選択回路４２０−４２３および
４３０−４３３で選択する線４１上の上位ビツ群
と線４２上の“１”加算された上位ビツト群の関
係を第１表に示す。
【表】
また書込みアドレス生成部５００も読出しアド
レス生成部４００と同一の構成を持ち入力される
データが全要素に対する書込み開始アドレスであ
り、書込み開始アドレスバス５１００，５２００
に対してデータを出力する。 次に、本実施例の動作を以下詳細に説明する。 第５図を参照すると、ベクトルレジスタ１００
の７番目のベクトル要素a6からベクトル要素ak-9
までのvl個のベクトル要素をベクトルレジスタ２
００の10番目以降に移送する場合を例にとり説明
する。ベクトルレジスタの全要素に対する読出し
開始アドレスは‘０…00110'であり、書込み開始
アドレスは‘０…01001'である。また第５図のベ
クトル要素は第２図に示したベクトルレジスタの
ブロツク図と対応をとると、第６図に示すように
４分割されてベクトル要素がそれぞれ格納されて
いる。この場合に読出し開始アドレス生成部４０
０は読出し開始アドレス‘０…00110'を受けて上
位ビツト群‘０…001'と下位ビツト群‘10'に分
割し下位ビツト群‘10'により読出しアドレスカ
ウンタRA１０，RA１１，RA２０およびRA２
１に対して上位ビツト群に“１”加算した値‘０
…010'を送出するとともに読出しアドレスカウン
タRA１２，RA１３，RA２２およびRA２３に
上位ビツト群‘０…001'を送出し、それを制御バ
ス７１００および７２００を介して与えられる読
出しアドレスカウンタの書込み可否制御によつて
読出しベクトルレジスタであるベクトルレジスタ
１００の読出しアドレスカウンタRA１０−RA
１３のみに書込む。また書込み開始アドレス生成
部５００も読出し開始アドレス生成部４００と同
様に書込み開始アドレス‘０…01001'を受けて上
位ビツト群‘０…010'と下位ビツト群‘01'に分
割し、下位ビツト群‘01'によつて、書込みアド
レスカウンタWA２０には、上位ビツト群に
“１”加算した値‘０…011'を書込み、書込みア
ドレスカウンタWA２１，WA２２およびWA２
３には上位ビツト群‘０…010'を書込む。したが
つて、分割された各ベクトルレジスタの読出しな
らびに書込み開始アドレスは第６図に矢印で示し
た位置となる。また下位ビツト群は読出しならび
に書込みそれぞれの第１番目のベクトル要素を含
む分割されたベクトルレジスタを示している。こ
の場合では読出しの下位ビツト群は‘10'である
ので７番目のベクトル要素を含む分割されたベク
トルレジスタはレジスタVR１２であり、書込み
の下位ビツト群は‘01'である10番目のベクトル
要素を含む分割されたベクトルレジスタはレジス
タVR１１またはVR２１である。したがつて、
データアライン制御部３００はこのアドレスに関
する２つの下位ビツト群と読出しを行うベクトル
レジスタと書込みを行うベクトルレジスタを示す
情報を受けて、移送を行う第１番目のベクトル要
素を持つVRxyとそれを書込むVRvwを接続し第
２番目のベクトル要素を持つVRxy′とそれを書
込むVRvw′を接続し、第３番目第４番目につい
ても同様に接続するようにデータアライン部６０
０の接続制御を行なう。この場合ではレジスタ
VR１２とVR２１、VR１３とVR２２、VR１４
とVR２３、VR１１とVR２４がデータアライン
部６００を介して接続される。以上の動作が完了
した時点で制御部７００はベクトルレジスタにベ
クトル要素の書込み指示と読出しアドレスカウン
タ、書込みアドレスカウンタのカウントアツプ指
示を繰り返して行ないベクトル要素の移送を行な
う。この場合vlを‘０…0110101'とすると、４要
素並列に移送されるので、vl／４＋１の値‘０…
0110'が書込み回数である。したがつて動作とし
ては最初a8、a9、a6、a7の４要素が移送ベクトル
レジスタ２００に書込まれ次にa12、a13、a10、
a11の４要素というように以後順々に移送、書込
みが行なわれる。しかし最後の14回目ではak-7、
ak-6、ak-9、ak-8の４要素が移送されるが書込み
を行なうのはレジスタVR１２に書込まれる要素
ak-9のみであり、レジスタVR２０，VR２２およ
びVR２３に対する書込みは抑制され書込まれな
い。この書込み抑止の制御は、ベクトルレジスタ
全要素に対する書込み開始アドレスの下位ビツト
群で示される分割されたベクトルレジスタからvl
の下位２ビツトで示される個数の分割されたベク
トルレジスタだけ書込み可とすることで行なわれ
る。つまりこの場合では、書込み開始アドレスの
下位ビツト群は、‘01'であるのでレジスタVR２
１からで、vlの下位２ビツトは‘01'であるので
レジスタVR２１だけを書込み可とする。この最
後の書込み時に行う書込み抑止の制御における書
込みアドレスの下位ビツト群とvlの下位２ビツト
と書込み可否の関係を第２表に示す。
レス生成部４００と同一の構成を持ち入力される
データが全要素に対する書込み開始アドレスであ
り、書込み開始アドレスバス５１００，５２００
に対してデータを出力する。 次に、本実施例の動作を以下詳細に説明する。 第５図を参照すると、ベクトルレジスタ１００
の７番目のベクトル要素a6からベクトル要素ak-9
までのvl個のベクトル要素をベクトルレジスタ２
００の10番目以降に移送する場合を例にとり説明
する。ベクトルレジスタの全要素に対する読出し
開始アドレスは‘０…00110'であり、書込み開始
アドレスは‘０…01001'である。また第５図のベ
クトル要素は第２図に示したベクトルレジスタの
ブロツク図と対応をとると、第６図に示すように
４分割されてベクトル要素がそれぞれ格納されて
いる。この場合に読出し開始アドレス生成部４０
０は読出し開始アドレス‘０…00110'を受けて上
位ビツト群‘０…001'と下位ビツト群‘10'に分
割し下位ビツト群‘10'により読出しアドレスカ
ウンタRA１０，RA１１，RA２０およびRA２
１に対して上位ビツト群に“１”加算した値‘０
…010'を送出するとともに読出しアドレスカウン
タRA１２，RA１３，RA２２およびRA２３に
上位ビツト群‘０…001'を送出し、それを制御バ
ス７１００および７２００を介して与えられる読
出しアドレスカウンタの書込み可否制御によつて
読出しベクトルレジスタであるベクトルレジスタ
１００の読出しアドレスカウンタRA１０−RA
１３のみに書込む。また書込み開始アドレス生成
部５００も読出し開始アドレス生成部４００と同
様に書込み開始アドレス‘０…01001'を受けて上
位ビツト群‘０…010'と下位ビツト群‘01'に分
割し、下位ビツト群‘01'によつて、書込みアド
レスカウンタWA２０には、上位ビツト群に
“１”加算した値‘０…011'を書込み、書込みア
ドレスカウンタWA２１，WA２２およびWA２
３には上位ビツト群‘０…010'を書込む。したが
つて、分割された各ベクトルレジスタの読出しな
らびに書込み開始アドレスは第６図に矢印で示し
た位置となる。また下位ビツト群は読出しならび
に書込みそれぞれの第１番目のベクトル要素を含
む分割されたベクトルレジスタを示している。こ
の場合では読出しの下位ビツト群は‘10'である
ので７番目のベクトル要素を含む分割されたベク
トルレジスタはレジスタVR１２であり、書込み
の下位ビツト群は‘01'である10番目のベクトル
要素を含む分割されたベクトルレジスタはレジス
タVR１１またはVR２１である。したがつて、
データアライン制御部３００はこのアドレスに関
する２つの下位ビツト群と読出しを行うベクトル
レジスタと書込みを行うベクトルレジスタを示す
情報を受けて、移送を行う第１番目のベクトル要
素を持つVRxyとそれを書込むVRvwを接続し第
２番目のベクトル要素を持つVRxy′とそれを書
込むVRvw′を接続し、第３番目第４番目につい
ても同様に接続するようにデータアライン部６０
０の接続制御を行なう。この場合ではレジスタ
VR１２とVR２１、VR１３とVR２２、VR１４
とVR２３、VR１１とVR２４がデータアライン
部６００を介して接続される。以上の動作が完了
した時点で制御部７００はベクトルレジスタにベ
クトル要素の書込み指示と読出しアドレスカウン
タ、書込みアドレスカウンタのカウントアツプ指
示を繰り返して行ないベクトル要素の移送を行な
う。この場合vlを‘０…0110101'とすると、４要
素並列に移送されるので、vl／４＋１の値‘０…
0110'が書込み回数である。したがつて動作とし
ては最初a8、a9、a6、a7の４要素が移送ベクトル
レジスタ２００に書込まれ次にa12、a13、a10、
a11の４要素というように以後順々に移送、書込
みが行なわれる。しかし最後の14回目ではak-7、
ak-6、ak-9、ak-8の４要素が移送されるが書込み
を行なうのはレジスタVR１２に書込まれる要素
ak-9のみであり、レジスタVR２０，VR２２およ
びVR２３に対する書込みは抑制され書込まれな
い。この書込み抑止の制御は、ベクトルレジスタ
全要素に対する書込み開始アドレスの下位ビツト
群で示される分割されたベクトルレジスタからvl
の下位２ビツトで示される個数の分割されたベク
トルレジスタだけ書込み可とすることで行なわれ
る。つまりこの場合では、書込み開始アドレスの
下位ビツト群は、‘01'であるのでレジスタVR２
１からで、vlの下位２ビツトは‘01'であるので
レジスタVR２１だけを書込み可とする。この最
後の書込み時に行う書込み抑止の制御における書
込みアドレスの下位ビツト群とvlの下位２ビツト
と書込み可否の関係を第２表に示す。
【表】
１：書込み可 ０：書込み抑止
これら一連の動作によつてベクトルレジスタ間
のベクトルデータの移送が完了する。 （発明の効果） 以上のことからわかるようにこのベクトルデー
タ移送方式では移送回数が 移送回数＝移送されるベクトル要素数／並列に
移送できるベクトル要素数＋１（回） の最少の回数で移送が可能であり最後の書込み時
を除いて移送したベクトル要素を全て書込むこと
ができ最後に書込み時においても一部ベクトルレ
ジスタに書込み抑止を行なうだけの簡単な制御で
すむという効果がある。 また読出し開始アドレスまたは書込み開始アド
レスが固定的に決定されている場合には、それに
対応する開始アドレス生成部は不必要となりデー
タアライン、書込み抑止の制御よりも簡単なもの
となる。
これら一連の動作によつてベクトルレジスタ間
のベクトルデータの移送が完了する。 （発明の効果） 以上のことからわかるようにこのベクトルデー
タ移送方式では移送回数が 移送回数＝移送されるベクトル要素数／並列に
移送できるベクトル要素数＋１（回） の最少の回数で移送が可能であり最後の書込み時
を除いて移送したベクトル要素を全て書込むこと
ができ最後に書込み時においても一部ベクトルレ
ジスタに書込み抑止を行なうだけの簡単な制御で
すむという効果がある。 また読出し開始アドレスまたは書込み開始アド
レスが固定的に決定されている場合には、それに
対応する開始アドレス生成部は不必要となりデー
タアライン、書込み抑止の制御よりも簡単なもの
となる。
第１図は本発明の一実施例を示す図、第２図は
第１図に示したベクトルレジスタ部１００または
２００の詳細な構成を示す図、第３図はデータア
ライン部３００の詳細な構成を示す図、第４図は
読出し開始アドレス生成部４００の詳細な構成を
示す図、第５図および第６図は本発明の動作を説
明するための図である。 第１図から第６図において、VR１０〜VR１
３……ベクトルレジスタ、WA１０〜WA１３…
…書込みアドレスカウンタ、RA１０〜RA１３
……読出しアドレスカウンタ、SE１０〜SE１
３，SE２０〜SE２３……選択回路、３００……
データアライン制御デコーダ、４１０……加算
器、４２０〜４２３，４３０〜４３３……選択回
路、４４０……デコーダ、１１００〜１１３０，
１２００〜１２３０……読出しデータバス、２１
００〜２１３０，２２００〜２２３０……書込み
データバス、４１００，４２００……読出し開始
アドレスバス、５１００，５２００……書込み開
始アドレスバス、３０００，４３００，５３０
０，７３００……データアライン制御バス、７１
００，７２００……ベクトルレジスタ制御バス、
７４００……読出し開始アドレス生成部制御バ
ス、７５００……書込み開始アドレス生成部制御
バス、４１，４２，４３，４４……線。
第１図に示したベクトルレジスタ部１００または
２００の詳細な構成を示す図、第３図はデータア
ライン部３００の詳細な構成を示す図、第４図は
読出し開始アドレス生成部４００の詳細な構成を
示す図、第５図および第６図は本発明の動作を説
明するための図である。 第１図から第６図において、VR１０〜VR１
３……ベクトルレジスタ、WA１０〜WA１３…
…書込みアドレスカウンタ、RA１０〜RA１３
……読出しアドレスカウンタ、SE１０〜SE１
３，SE２０〜SE２３……選択回路、３００……
データアライン制御デコーダ、４１０……加算
器、４２０〜４２３，４３０〜４３３……選択回
路、４４０……デコーダ、１１００〜１１３０，
１２００〜１２３０……読出しデータバス、２１
００〜２１３０，２２００〜２２３０……書込み
データバス、４１００，４２００……読出し開始
アドレスバス、５１００，５２００……書込み開
始アドレスバス、３０００，４３００，５３０
０，７３００……データアライン制御バス、７１
００，７２００……ベクトルレジスタ制御バス、
７４００……読出し開始アドレス生成部制御バ
ス、７５００……書込み開始アドレス生成部制御
バス、４１，４２，４３，４４……線。
Claims (1)
- 【特許請求の範囲】 １ １サイクル中に2n個（ｎ１）の要素の並列
的読出しおよび2m個（ｍ１）の要素の並列的書
込みの少なくとも１つを行なう複数個のベクトル
レジスタ手段と、 該ベクトルレジスタ手段の各読出し要素に対応
して設けられた2n個の読出しデータバス手段と、 各書込み要素に対応して設けられた2m個の書込
みデータバス手段と、 前記読出しデータバス手段と前記書込みデータ
バス手段を任意に接続し得るデータアライン手段
とを持つベクトルデータ処理装置の前記ベクトル
レジスタ間のベクトルデータ移送方式において、 読出しを行う前記ベクトルレジスタ手段と書込
みを行う前記ベクトルレジスタ手段とのそれぞれ
の全データに対応する読出しと書込みの開始アド
レスを示す２値数をそれぞれ下位ビツト群ｉ（ｎ
ビツト）と上位ビツト群ｊ、下位ビツト群ｋ（ｍ
ビツト）と上位ビツトｌに分割する手段と、 該下位ビツト群ｉ、ｋにより前記データアライ
ン手段の接続制御を行う手段と、 読出しを行う前記ベクトルレジスタ手段の読出
し開始アドレスとして前記下位ビツト群ｉにより
示される所定の読出し要素には上位ビツト群ｊに
１加えた値を与えその他の要素には上位ビツト群
ｊを与える手段と、 書込みを行う前記ベクトルレジスタ手段の書込
み開始アドレスとして前記下位ビツト群ｋにより
示される所定の書込み要素には上位ビツト群ｌに
１加えた値を与えその他の書込み要素には上位ビ
ツト群ｌを与える手段とを含むことを特徴とする
ベクトルレジスタ間のベクトルデータ移送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7344484A JPH0247784B2 (ja) | 1984-04-12 | 1984-04-12 | Bekutorudeetaisohoshiki |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7344484A JPH0247784B2 (ja) | 1984-04-12 | 1984-04-12 | Bekutorudeetaisohoshiki |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60217455A JPS60217455A (ja) | 1985-10-31 |
| JPH0247784B2 true JPH0247784B2 (ja) | 1990-10-22 |
Family
ID=13518404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7344484A Expired - Lifetime JPH0247784B2 (ja) | 1984-04-12 | 1984-04-12 | Bekutorudeetaisohoshiki |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0247784B2 (ja) |
-
1984
- 1984-04-12 JP JP7344484A patent/JPH0247784B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60217455A (ja) | 1985-10-31 |
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