JPS62226366A - メモリ共有方式 - Google Patents
メモリ共有方式Info
- Publication number
- JPS62226366A JPS62226366A JP6860086A JP6860086A JPS62226366A JP S62226366 A JPS62226366 A JP S62226366A JP 6860086 A JP6860086 A JP 6860086A JP 6860086 A JP6860086 A JP 6860086A JP S62226366 A JPS62226366 A JP S62226366A
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- JP
- Japan
- Prior art keywords
- memory
- processor
- address
- shared
- shared memory
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
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- General Physics & Mathematics (AREA)
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- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、上位プロセッサと複数の下位プロセッサとが
共有メモリを介してプロセ・フサ間のデータ転送を行う
場合の、メモリ共有方式に関する。
共有メモリを介してプロセ・フサ間のデータ転送を行う
場合の、メモリ共有方式に関する。
（従来の技術〕
従来、上位プロセッサと複数の下位プロセ・ノサとが共
有メモリを介してプロセ・フサ間のデータ転送を行う場
合、上位プロセ・ノサのアドレス空間内に全ての下位プ
ロセッサの共有メモリエリアが入っていた。第３図に一
例として１台の上位プロセンサ（ＰＲＯＣ）１にＮ台の
下位プロセ・ノサ（ＰＲＯＣ） １１．２１． ・・
・、 Ｎｌが接続された場合の構成を示す。
有メモリを介してプロセ・フサ間のデータ転送を行う場
合、上位プロセ・ノサのアドレス空間内に全ての下位プ
ロセッサの共有メモリエリアが入っていた。第３図に一
例として１台の上位プロセンサ（ＰＲＯＣ）１にＮ台の
下位プロセ・ノサ（ＰＲＯＣ） １１．２１． ・・
・、 Ｎｌが接続された場合の構成を示す。
上位プロセッサ１は、上位プロセ・ノサのみがアドレス
アクセスするメモリ （ＭＥＭ）２を有しており、また
、上位プロセッサと各下位プロセッサとの間には、各下
位プロセ・ノサ毎に共有メモリ （ＭＥＭ） １２．２
２． ・・・・、Ｎ２が設けられており、これら共有
メモリは、パス競合制御回路（ＣＯＮＴ） １３，２３
．・・・・、 Ｎ３を介してそれぞれバスに接続されて
いる。
アクセスするメモリ （ＭＥＭ）２を有しており、また
、上位プロセッサと各下位プロセッサとの間には、各下
位プロセ・ノサ毎に共有メモリ （ＭＥＭ） １２．２
２． ・・・・、Ｎ２が設けられており、これら共有
メモリは、パス競合制御回路（ＣＯＮＴ） １３，２３
．・・・・、 Ｎ３を介してそれぞれバスに接続されて
いる。
この場合の上位プロセッサ１のアドレス空間の割当て状
態を第４図に示す。上位プロセッサのアドレス空間は、
メモリ２のアドレス空間と共有メモリ１２〜Ｎ２のアド
レス空間との合計以上が必要である。
態を第４図に示す。上位プロセッサのアドレス空間は、
メモリ２のアドレス空間と共有メモリ１２〜Ｎ２のアド
レス空間との合計以上が必要である。
上述した従来のメモリ共有方式では、下位プロセッサと
の共有メモリエリアがすべて上位プロセッサのアドレス
空間内に収まっていなければならないために、上位プロ
セッサのアドレス空間の大きさで接続できる下位プロセ
ッサの数の上限が決まってしまうという欠点がある。
の共有メモリエリアがすべて上位プロセッサのアドレス
空間内に収まっていなければならないために、上位プロ
セッサのアドレス空間の大きさで接続できる下位プロセ
ッサの数の上限が決まってしまうという欠点がある。
本発明の目的は、このような欠点のないメモリ共有方式
を提供することにある。
を提供することにある。
本発明のメモリ共有方式は、１つの上位プロセッサと、
複数の下位プロセッサと、上位プロセッサと各下位プロ
セッサとの間に各下位プロセッサ毎に設けた共有メモリ
と、共有メモリ毎に設けたアドレスレジスタと、上位プ
ロセッサから共有メモリへアドレス情報を転送するため
のＰＩＦＯメモリと、下位プロセッサから上位プロセッ
サへアドレス情報を転送するためのＦＩＦＯメモリとを
備え、前記アドレスレジスタにより上位プロセッサから
は共有メモリのアドレスを可変として、共有メモリの総
量及び接続可能な下位プロセッサ数が、上位プロセッサ
のアドレス空間の制限を受けないことを特徴としている
。
複数の下位プロセッサと、上位プロセッサと各下位プロ
セッサとの間に各下位プロセッサ毎に設けた共有メモリ
と、共有メモリ毎に設けたアドレスレジスタと、上位プ
ロセッサから共有メモリへアドレス情報を転送するため
のＰＩＦＯメモリと、下位プロセッサから上位プロセッ
サへアドレス情報を転送するためのＦＩＦＯメモリとを
備え、前記アドレスレジスタにより上位プロセッサから
は共有メモリのアドレスを可変として、共有メモリの総
量及び接続可能な下位プロセッサ数が、上位プロセッサ
のアドレス空間の制限を受けないことを特徴としている
。
次に本発明の実施例について、図面を参照して説明する
。
。
第１図は本発明の一実施例であるメモリ共有方式の構成
図である。ここで１は上位プロセッサ（ＰＲＯＣ） 、
２は上位プロセッサのみがアクセスするメモリ （ＭＥ
Ｍ） 、１２．２２． ・・・・、 Ｎ２はそれぞれ
下位プロセッサ（ＰＲＯＣ）１１．２１ ・・・、
Ｎｌと上位プロセッサ１間の共有メモリである。１４．
２４． ・・・、 Ｎ４は各共有メモリが有するアド
レスレジスタ（ＲＥＧ）であり、各共有メモリが上位プ
ロセッサ１のアドレス空間上のどの位置にくるかを決め
るもので、上位プロセッサのアドレスバスの上位ビット
に対応する部分を保持している。
図である。ここで１は上位プロセッサ（ＰＲＯＣ） 、
２は上位プロセッサのみがアクセスするメモリ （ＭＥ
Ｍ） 、１２．２２． ・・・・、 Ｎ２はそれぞれ
下位プロセッサ（ＰＲＯＣ）１１．２１ ・・・、
Ｎｌと上位プロセッサ１間の共有メモリである。１４．
２４． ・・・、 Ｎ４は各共有メモリが有するアド
レスレジスタ（ＲＥＧ）であり、各共有メモリが上位プ
ロセッサ１のアドレス空間上のどの位置にくるかを決め
るもので、上位プロセッサのアドレスバスの上位ビット
に対応する部分を保持している。
このメモリ共有方式は、さらに、上位プロセッサｌから
各共有メモリ１２．２２．・・・・、 Ｎ２ヘアドレス
情報を転送するための空アドレス情報ＦＩＦＯ（Ｆｉｒ
ｓｔ ４ｎ Ｆｉｒｓｔ−Ｏｕｔ）メモリ４と、各下位
プロセッサ１１，２１．・・・・、 Ｎｌから上位プロ
セッサ１ヘアドレス情報を転送するための通知ＦＩＦＯ
メモリ５と、これらＦＩＦＯメモリへのアクセスを制御
するＦＩＦＯメモリアクセス制御回路３とを備えている
。
各共有メモリ１２．２２．・・・・、 Ｎ２ヘアドレス
情報を転送するための空アドレス情報ＦＩＦＯ（Ｆｉｒ
ｓｔ ４ｎ Ｆｉｒｓｔ−Ｏｕｔ）メモリ４と、各下位
プロセッサ１１，２１．・・・・、 Ｎｌから上位プロ
セッサ１ヘアドレス情報を転送するための通知ＦＩＦＯ
メモリ５と、これらＦＩＦＯメモリへのアクセスを制御
するＦＩＦＯメモリアクセス制御回路３とを備えている
。
次に、本実施例の動作を説明する。
例えば、下位プロセッサ１１が共有メモリ１２に有効デ
ータを書き込む時は、まずＦＩＦＯメモリアクセス制御
回路３を介して空アドレス情ｉ１ｒ”ｌＦＯメモリ４の
データを読み出す。空アドレス情報ＦＩＦＯメモリ４に
は上位プロセッサ１のアドレス空間で共有メモリ部に割
り当てられた各メモリブロックのうち未使用中のものの
アドレス上位ビットが入っており、下位プロセッサ１１
はここからアドレス上位ビットを読み出した後、共有メ
モリ１２に有効データを書き込み、アドレスレジスタ１
４に先に読み出したアドレス上位ビットをセントし、同
時に同じアドレス上位ビットをＦＩＦＯメモｌＪアクセ
ス制御回路３を介して通知ＦＩＦＯメモリ５に書き込む
。上位プロセッサ１は通知ＦＩＦＯメモリ５を読み出す
ことにより、有効データがどのアドレスに格納されてい
るかを知り、そのアドレスにアクセスするとこの場合下
位プロセッサ１１からのデータを読み出すことになる。
ータを書き込む時は、まずＦＩＦＯメモリアクセス制御
回路３を介して空アドレス情ｉ１ｒ”ｌＦＯメモリ４の
データを読み出す。空アドレス情報ＦＩＦＯメモリ４に
は上位プロセッサ１のアドレス空間で共有メモリ部に割
り当てられた各メモリブロックのうち未使用中のものの
アドレス上位ビットが入っており、下位プロセッサ１１
はここからアドレス上位ビットを読み出した後、共有メ
モリ１２に有効データを書き込み、アドレスレジスタ１
４に先に読み出したアドレス上位ビットをセントし、同
時に同じアドレス上位ビットをＦＩＦＯメモｌＪアクセ
ス制御回路３を介して通知ＦＩＦＯメモリ５に書き込む
。上位プロセッサ１は通知ＦＩＦＯメモリ５を読み出す
ことにより、有効データがどのアドレスに格納されてい
るかを知り、そのアドレスにアクセスするとこの場合下
位プロセッサ１１からのデータを読み出すことになる。
このようにして、下位プロセッサ１１から上位プロセッ
サ１へのデータ転送が行われる。上位プロセッサ１は共
有メモリ１２上のデータが不要になると、アドレスレジ
スタ１４をリセフトし、そのアドレス上位ビットを空ア
ドレス情報ＦＩＦＯメモリ４に書き込む。
サ１へのデータ転送が行われる。上位プロセッサ１は共
有メモリ１２上のデータが不要になると、アドレスレジ
スタ１４をリセフトし、そのアドレス上位ビットを空ア
ドレス情報ＦＩＦＯメモリ４に書き込む。
上位プロセ・ノサ１から共有メモ１月Ｌ２Ｌ・・・・、
Ｎｌにデータを書き込む場合は、同様にＦＩＦＯメそ
りアクセス制御回路３を介して空アドレス情９１３ＦＩ
ＦＯメモリ４を読み出してアドレスレジスタ１４．２４
．・・・・、 Ｎ４をセットし、共有メモリにデータを
書き込む。この場合下位プロセッサ１１゜２１．・・・
・、Ｎｌからみると各共有メモリは固定したアドレスに
配置されているので、通知ＦＩＦＯメモリ５への書き込
みは不要である。下位プロセッサは、固定したアドレス
にアクセスすると、上位プロセッサからのデータを読み
出すことになる。このようにして、上位プロセッサから
下位プロセッサへのデータ転送が行われる。各下位プロ
セッサは共有メモリ上のデータが不要になると、アドレ
スレジスタをリセットし、そのアドレス上位ピッｌ−を
空アドレス情報ＦＩＦＯメモリ４に書き込む。
Ｎｌにデータを書き込む場合は、同様にＦＩＦＯメそ
りアクセス制御回路３を介して空アドレス情９１３ＦＩ
ＦＯメモリ４を読み出してアドレスレジスタ１４．２４
．・・・・、 Ｎ４をセットし、共有メモリにデータを
書き込む。この場合下位プロセッサ１１゜２１．・・・
・、Ｎｌからみると各共有メモリは固定したアドレスに
配置されているので、通知ＦＩＦＯメモリ５への書き込
みは不要である。下位プロセッサは、固定したアドレス
にアクセスすると、上位プロセッサからのデータを読み
出すことになる。このようにして、上位プロセッサから
下位プロセッサへのデータ転送が行われる。各下位プロ
セッサは共有メモリ上のデータが不要になると、アドレ
スレジスタをリセットし、そのアドレス上位ピッｌ−を
空アドレス情報ＦＩＦＯメモリ４に書き込む。
このメモリ共有方式では、共有メモ１月１．２１．・・
・・、 Ｎｌが上位プロセッサ１のアドレス空間上どの
位置にくるかは決まっておらず、第２図に示すように動
的に配置されることになる。従って、同時に使用中とな
る共有メモリの数は上位プロセッサｌのアドレス空間の
最大値により制約を受けるが、接続できる共有メモリの
数は制限を受けない。
・・、 Ｎｌが上位プロセッサ１のアドレス空間上どの
位置にくるかは決まっておらず、第２図に示すように動
的に配置されることになる。従って、同時に使用中とな
る共有メモリの数は上位プロセッサｌのアドレス空間の
最大値により制約を受けるが、接続できる共有メモリの
数は制限を受けない。
以上説明したように本発明によれば、アドレス情報転送
用ＦＩＦＯメそりを設け、また各共有メモリにアドレス
レジスタを設けることにより、接続できる下位プロセッ
サ数が上位プロセッサのアドレス空間の大きさにより制
約を受けないという利点がある。
用ＦＩＦＯメそりを設け、また各共有メモリにアドレス
レジスタを設けることにより、接続できる下位プロセッ
サ数が上位プロセッサのアドレス空間の大きさにより制
約を受けないという利点がある。
第１図は本発明のメモリ共有方式の構成図、第２図は第
１図の構成の場合の上位プロセッサのアドレス空間の割
当て状態を示す図、第３図は従来のメモリ共有方式の構
成図、第４図は第３図の構成の場合の上位プロセッサの
アドレス空間の割当て状態を示す図である。 ■・・・・・上位プロセッサ ２・・・・・メモリ ３・・・・・ＦＩＦＯメモリアクセス 制御回路
１図の構成の場合の上位プロセッサのアドレス空間の割
当て状態を示す図、第３図は従来のメモリ共有方式の構
成図、第４図は第３図の構成の場合の上位プロセッサの
アドレス空間の割当て状態を示す図である。 ■・・・・・上位プロセッサ ２・・・・・メモリ ３・・・・・ＦＩＦＯメモリアクセス 制御回路
Claims (1)
- （１）１つの上位プロセッサと、複数の下位プロセッサ
と、上位プロセッサと各下位プロセッサとの間に各下位
プロセッサ毎に設けた共有メモリと、共有メモリ毎に設
けたアドレスレジスタと、上位プロセッサから共有メモ
リへアドレス情報を転送するためのＦＩＦＯメモリと、
下位プロセッサから上位プロセッサへアドレス情報を転
送するためのＦＩＦＯメモリとを備え、前記アドレスレ
ジスタにより上位プロセッサからは共有メモリのアドレ
スを可変として、共有メモリの総量及び接続可能な下位
プロセッサ数が、上位プロセッサのアドレス空間の制限
を受けないことを特徴とするメモリ共有方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6860086A JPS62226366A (ja) | 1986-03-28 | 1986-03-28 | メモリ共有方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6860086A JPS62226366A (ja) | 1986-03-28 | 1986-03-28 | メモリ共有方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62226366A true JPS62226366A (ja) | 1987-10-05 |
Family
ID=13378442
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6860086A Pending JPS62226366A (ja) | 1986-03-28 | 1986-03-28 | メモリ共有方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62226366A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017004337A (ja) * | 2015-06-12 | 2017-01-05 | アズビル株式会社 | マルチ・プログラマブルデバイス・システムとその制御方法 |
-
1986
- 1986-03-28 JP JP6860086A patent/JPS62226366A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017004337A (ja) * | 2015-06-12 | 2017-01-05 | アズビル株式会社 | マルチ・プログラマブルデバイス・システムとその制御方法 |
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