JPS6180430A - パイプライン制御型情報処理装置 - Google Patents
パイプライン制御型情報処理装置Info
- Publication number
- JPS6180430A JPS6180430A JP20167284A JP20167284A JPS6180430A JP S6180430 A JPS6180430 A JP S6180430A JP 20167284 A JP20167284 A JP 20167284A JP 20167284 A JP20167284 A JP 20167284A JP S6180430 A JPS6180430 A JP S6180430A
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- JP
- Japan
- Prior art keywords
- instruction
- subunit
- processing
- pipeline
- processing device
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はパイプライン制御方式を採用した情報処理装置
に係り、特に、特定の命令と命令が連絡した場合に限っ
てパイプライン処理の速さを制御するだめに好適なパイ
プライン制御方式に関する。
に係り、特に、特定の命令と命令が連絡した場合に限っ
てパイプライン処理の速さを制御するだめに好適なパイ
プライン制御方式に関する。
大型計算機においては、一般に命令の処理をいくつかに
分割し、それぞれを独立のサブユニットで並行して処理
するいわゆるパイプライン制御方式がとられる。このパ
イプライン制御方式を採用すると、平均な命令実行時間
をサブユニットの処理時間に近づけることができ、情報
処理装置全体として最大のコストパーフォーマンスをあ
げることができる。
分割し、それぞれを独立のサブユニットで並行して処理
するいわゆるパイプライン制御方式がとられる。このパ
イプライン制御方式を採用すると、平均な命令実行時間
をサブユニットの処理時間に近づけることができ、情報
処理装置全体として最大のコストパーフォーマンスをあ
げることができる。
ところで、処理装置のハードウェアデバッグ中。
設計不良により特定の命令と命令が前後すると、パイプ
ラインが正しく動作しないことがあり、この様な場合、
パイプライン処理の速さを変えることにより、正常な動
作が可能となることが多い６設計不良を内在されたまま
で、かつ、その影響をできるだけ小さくしてデパックを
続けることができれば、デパック効率を高めることがで
きる。
ラインが正しく動作しないことがあり、この様な場合、
パイプライン処理の速さを変えることにより、正常な動
作が可能となることが多い６設計不良を内在されたまま
で、かつ、その影響をできるだけ小さくしてデパックを
続けることができれば、デパック効率を高めることがで
きる。
従来、パイプライン処理の能力を制御する方式としては
、処理装置の動作モードと各サブユニツトの処理状態に
基づいてパイプラインを制御する方式が知られている（
特願昭５６−９２３４１号）。
、処理装置の動作モードと各サブユニツトの処理状態に
基づいてパイプラインを制御する方式が知られている（
特願昭５６−９２３４１号）。
し、かじ、この方式によると、全命令について同様にパ
イプライン処理の速さが制御されるが、特定の命令と命
令が連続したケースに限ってきわめて細くパイプライン
処理の速さを変化させることは不可能である。
イプライン処理の速さが制御されるが、特定の命令と命
令が連続したケースに限ってきわめて細くパイプライン
処理の速さを変化させることは不可能である。
本発明の目的は、パイプライン制御方式の情報処理装置
において、特定の命令と命令が連続した場合に限ってパ
イプライン処理の速さを制御することのできる情報処理
装置を提供することにある。
において、特定の命令と命令が連続した場合に限ってパ
イプライン処理の速さを制御することのできる情報処理
装置を提供することにある。
本発明は、命令コードによってアドレス付けされ、命令
毎にパイプライン処理の速さを制御するためのフィール
ドを有する記憶手段と、指定されたフィールドの内容を
連続する前後の命令間で比較する手段と、比較結果によ
り各サブユニットの開始を制御する手段とを設けること
により、連続する命令の組合せに対応してパイプライン
処理の速さを任意に変化させることを特徴とするもので
ある。
毎にパイプライン処理の速さを制御するためのフィール
ドを有する記憶手段と、指定されたフィールドの内容を
連続する前後の命令間で比較する手段と、比較結果によ
り各サブユニットの開始を制御する手段とを設けること
により、連続する命令の組合せに対応してパイプライン
処理の速さを任意に変化させることを特徴とするもので
ある。
以下、初めに本発明の基礎となるパイプライン制御方式
の一般的説明を行い、続いて本発明の一実施例について
説明する。
の一般的説明を行い、続いて本発明の一実施例について
説明する。
便宜上、ここでは処理装置の命令処理の単位となるサブ
ユニットが第３図に示す如く４つに分割されているもの
とする。第３図において、サブユニットＤは命令の解読
とアドレス修飾、サブユニットＡは論理アドレスから実
アドレスの変換及びバッファ記憶ディレクトリの参照、
サブユニットＬは記憶装置（バッファ記憶又は主記憶）
からのオペランド読み出しとオペランドの転送、サブユ
ニットＥは命令の実行を表わしている。
ユニットが第３図に示す如く４つに分割されているもの
とする。第３図において、サブユニットＤは命令の解読
とアドレス修飾、サブユニットＡは論理アドレスから実
アドレスの変換及びバッファ記憶ディレクトリの参照、
サブユニットＬは記憶装置（バッファ記憶又は主記憶）
からのオペランド読み出しとオペランドの転送、サブユ
ニットＥは命令の実行を表わしている。
パイプライン制御方式の処理装置では、これらの各サブ
ユニットＤ、Ａ、Ｌ、Ｅはそれぞれ独立のサブユニット
であり、命令ごとに順次並行し、て処理される。つまり
、あるサブユニットでは１つの命令が終了すると２次の
命令の処理が行われる。
ユニットＤ、Ａ、Ｌ、Ｅはそれぞれ独立のサブユニット
であり、命令ごとに順次並行し、て処理される。つまり
、あるサブユニットでは１つの命令が終了すると２次の
命令の処理が行われる。
このような処理のタイムチャートを第４図（ａ）及び（
ｂ）に示す。第４図（ａ）、（ｂ）は同じことを示すタ
イムチャートであり、命令０〜４がサブユニットＤ、Ａ
、Ｌ、Ｅで順次並列に処理される様子を示している。
ｂ）に示す。第４図（ａ）、（ｂ）は同じことを示すタ
イムチャートであり、命令０〜４がサブユニットＤ、Ａ
、Ｌ、Ｅで順次並列に処理される様子を示している。
第３図はパイプライン制御のためのサブユニットの状態
制御論理の概略を示す。命令読み出し完了し命令デコー
ドが可能となるとＤＳＴＡＲＴ信号、又は、Ｄサブユニ
ットの処理が終了するとＤＥＮＤ信号、同様にＡ、Ｌ、
Ｅサブユニットの処理が終了すると、ＡＥＮＤ、ＬＥＮ
Ｄ、ＥＥＮＤの各信号により、既サブユニットの終了と
次に続くサブユニットの開始を指示する。ＤＳＴＡＲＴ
。
制御論理の概略を示す。命令読み出し完了し命令デコー
ドが可能となるとＤＳＴＡＲＴ信号、又は、Ｄサブユニ
ットの処理が終了するとＤＥＮＤ信号、同様にＡ、Ｌ、
Ｅサブユニットの処理が終了すると、ＡＥＮＤ、ＬＥＮ
Ｄ、ＥＥＮＤの各信号により、既サブユニットの終了と
次に続くサブユニットの開始を指示する。ＤＳＴＡＲＴ
。
ＤＥＮＤ、ＡＥＮＤ、ＬＥＮＤが′１″′となると、次
に続くサブユニットのビジィ状態を示すＤＢＳＹラッチ
５９１、ＡＢＳＹラッチ５０２．ＬＢＳＹラッチ５０３
．ＥＢＳＹラッチ５０４が′１″となる。又、各サブユ
ニットのビジィ状態は、既サブユニット終了に対する抑
止状性を示すＢ ＬＯＣＫ ＤＥＮＤ、ＢＬＯＣＫ
ＡＥＮＤ、ＢＬＯＣＫＥＥＮＤの各信号が消滅した時終
了し、後続の命令が入力されれば、再びビジィ状態とな
る。
に続くサブユニットのビジィ状態を示すＤＢＳＹラッチ
５９１、ＡＢＳＹラッチ５０２．ＬＢＳＹラッチ５０３
．ＥＢＳＹラッチ５０４が′１″となる。又、各サブユ
ニットのビジィ状態は、既サブユニット終了に対する抑
止状性を示すＢ ＬＯＣＫ ＤＥＮＤ、ＢＬＯＣＫ
ＡＥＮＤ、ＢＬＯＣＫＥＥＮＤの各信号が消滅した時終
了し、後続の命令が入力されれば、再びビジィ状態とな
る。
第１図は本発明の一実施例を示す。本発明における情報
処理装置では、命令の組合せを指定するためＲＡＭ Ｉ
Ｏ２を使用する。ＲＡＭ １０２にはパイプラインの
速度制御のための命令毎に種別を２つのフィールド１０
３．１０４で記憶している。
処理装置では、命令の組合せを指定するためＲＡＭ Ｉ
Ｏ２を使用する。ＲＡＭ １０２にはパイプラインの
速度制御のための命令毎に種別を２つのフィールド１０
３．１０４で記憶している。
１つは先行する命令との組合せを決めるための種別Ａｌ
Ｏ３であり、１つは後続の命令との組合せを決めるため
の種別Ｂ１０４である。
Ｏ３であり、１つは後続の命令との組合せを決めるため
の種別Ｂ１０４である。
命令読み出し、が終了し、命令レジスタ（ＩＲ）１０１
へ命令が準備されると、その命令コード部をアドレスと
してＲＡＭ １０２より種別ＡｌＯ３及び種別Ｂ１０４
が読み出される。種別Ｂ１０４は次の命令の種別ＡｌＯ
３と比較するため、Ｄサブユニットの処理終了時（ＤＥ
ＮＤ＝”１”の時）レジスタ１０５に保持され１次命令
でＤＳＴＡＲＴ信号１０６が１となるのを持つ。次命令
でＤＳＴＡＲＴ信号１０６がビとなると１次命令の命令
コード部ＲＡＭ １０２より読み出された種別Ａ１０３
は、ただちに比較器１０７により前命令の種別Ｂ１０５
と比較され、結果を信号線ＡＥＱＢ１０８へ出力する。
へ命令が準備されると、その命令コード部をアドレスと
してＲＡＭ １０２より種別ＡｌＯ３及び種別Ｂ１０４
が読み出される。種別Ｂ１０４は次の命令の種別ＡｌＯ
３と比較するため、Ｄサブユニットの処理終了時（ＤＥ
ＮＤ＝”１”の時）レジスタ１０５に保持され１次命令
でＤＳＴＡＲＴ信号１０６が１となるのを持つ。次命令
でＤＳＴＡＲＴ信号１０６がビとなると１次命令の命令
コード部ＲＡＭ １０２より読み出された種別Ａ１０３
は、ただちに比較器１０７により前命令の種別Ｂ１０５
と比較され、結果を信号線ＡＥＱＢ１０８へ出力する。
信号線ＡＥＱＢ １０８が１１１１＋となると、ＭＯＤ
Ｅ １〜３の信号線１１２，１１３．１１４により、定
められたモードでパイプラインの処理が遅らせられる。
Ｅ １〜３の信号線１１２，１１３．１１４により、定
められたモードでパイプラインの処理が遅らせられる。
以下、その様子を信号線ＭＯＤＥ３が１″″の場合につ
いて第２図を参照して説明する。
いて第２図を参照して説明する。
ＭＯＤＥ３の信号１１４はアンドゲート１０９゜１１０
．１１１のつずれにも接続されている。従って、信号線
ＭＯＤＥ３が”ｌ”（７）場合、Ａ、Ｌ、Ｈの各サブユ
ニットが全部処理が終ってから、後続の命令はＤサブユ
ニットから処理を開始する。第２図のサイクル２におい
て、Ａサブユニットで命令Ｘが、Ｄサブユニットで命令
Ｙがそれぞれ処理中である。この時、命令Ｘの種別Ｂ１
０４ （レジスタ１０５に保持されている）と命令Ｙ
の種別Ａが一致し、ていたとすると、信号線ＡＥＱ８１
０８は１″となり、同時に信号線ＤＢＳＹ１１５．Ａ、
Ｂ、５Ｙ１１２は共に１″であるため、アンドゲート１
０９の出力は信号線ＢＬＯＣＫ ＤＥＮＤ１１７へ伝
わり、命令ＹのＤＥＮＤを抑止する。
．１１１のつずれにも接続されている。従って、信号線
ＭＯＤＥ３が”ｌ”（７）場合、Ａ、Ｌ、Ｈの各サブユ
ニットが全部処理が終ってから、後続の命令はＤサブユ
ニットから処理を開始する。第２図のサイクル２におい
て、Ａサブユニットで命令Ｘが、Ｄサブユニットで命令
Ｙがそれぞれ処理中である。この時、命令Ｘの種別Ｂ１
０４ （レジスタ１０５に保持されている）と命令Ｙ
の種別Ａが一致し、ていたとすると、信号線ＡＥＱ８１
０８は１″となり、同時に信号線ＤＢＳＹ１１５．Ａ、
Ｂ、５Ｙ１１２は共に１″であるため、アンドゲート１
０９の出力は信号線ＢＬＯＣＫ ＤＥＮＤ１１７へ伝
わり、命令ＹのＤＥＮＤを抑止する。
サイクル３においては、Ｌサブユニットで命令Ｘが、Ｄ
サブユニットで命令Ｙがそれぞれ処理中である。Ａサブ
ユニットは処理する命令がないので、信号線ＡＢＳＹ１
１６は０″となり、７’／ドゲート１０９の出力はｒｒ
Ｏｒｒとなる。一方、信号線ＬＢＳＹ１１８は” １
”であり、同時に信号線ＡＥＱＢ１０８．信号線ＤＢ
ＳＹ１１５は共にＩＩ Ｉ ＩＩであるため、アンドゲ
ート１１０の出力は゛１″となり、命令ＹのＤＥＮＤを
抑止する。
サブユニットで命令Ｙがそれぞれ処理中である。Ａサブ
ユニットは処理する命令がないので、信号線ＡＢＳＹ１
１６は０″となり、７’／ドゲート１０９の出力はｒｒ
Ｏｒｒとなる。一方、信号線ＬＢＳＹ１１８は” １
”であり、同時に信号線ＡＥＱＢ１０８．信号線ＤＢ
ＳＹ１１５は共にＩＩ Ｉ ＩＩであるため、アンドゲ
ート１１０の出力は゛１″となり、命令ＹのＤＥＮＤを
抑止する。
同時にして、サイクル４ではアンドゲート１１１が”
１ ”となり、命令ＹのＤＥＮＤを抑止する。
１ ”となり、命令ＹのＤＥＮＤを抑止する。
次のサイクル５では、信号線ＡＢＳＹＩ １６゜ＬＢＳ
ＹＩ １８．ＥＢＳＹＩ ｌ ９は全部ＩＩ Ｏ″とな
っているため、アンドゲート１０９．１ＬＯ１１■１は
全部” ０ ” トナ！Ｊ 、 信号線ＢＬＯＣＫ
ＤＥＮＤ４１７はＩＩ Ｏ１１となる。従って、命令
Ｙの抑止条件が消滅し、ＤＥＮＤがＩＩ Ｉ ＩＩとな
る。
ＹＩ １８．ＥＢＳＹＩ ｌ ９は全部ＩＩ Ｏ″とな
っているため、アンドゲート１０９．１ＬＯ１１■１は
全部” ０ ” トナ！Ｊ 、 信号線ＢＬＯＣＫ
ＤＥＮＤ４１７はＩＩ Ｏ１１となる。従って、命令
Ｙの抑止条件が消滅し、ＤＥＮＤがＩＩ Ｉ ＩＩとな
る。
その後、命令ＹはＡ、Ｌ、Ｅの各サブユニットで順次処
理され、命令の実行を終る。又、命令Ｚはその種別Ａｌ
Ｏ３と命令Ｙのレジスタ１０５に保持されている種別Ｂ
１０４が一致せず、比較器１０７４７）出力信号！ＡＥ
ＱＢは”Ｏ”となったとするにの場合、アンゲート１０
９．１１０．１１１は０′″となるため、命令２のＤＥ
ＮＤは抑止されない。
理され、命令の実行を終る。又、命令Ｚはその種別Ａｌ
Ｏ３と命令Ｙのレジスタ１０５に保持されている種別Ｂ
１０４が一致せず、比較器１０７４７）出力信号！ＡＥ
ＱＢは”Ｏ”となったとするにの場合、アンゲート１０
９．１１０．１１１は０′″となるため、命令２のＤＥ
ＮＤは抑止されない。
以上子したように、ＲＡＭ１０２で種別ＡｌＯ３と種別
Ｂ１０４のフィールドに同じ値を書き込んだ命令の組み
合せの場合に限って、後続命令のＤＥＮＤが遅らせられ
る。
Ｂ１０４のフィールドに同じ値を書き込んだ命令の組み
合せの場合に限って、後続命令のＤＥＮＤが遅らせられ
る。
本発明によれば、ＲＡＭ等を利用することによって容易
に命令の組合わせを指定して、かつ、指定し・た特定の
場合に制限してパイプラインの速度を変更することがで
きるので、処理装置のハードウェアデバッグ時、特にパ
イプラインの処理の速さを変更すれば正常動作可能とな
る様な設計不良を内在させたままでデパックを続けるこ
とができ。
に命令の組合わせを指定して、かつ、指定し・た特定の
場合に制限してパイプラインの速度を変更することがで
きるので、処理装置のハードウェアデバッグ時、特にパ
イプラインの処理の速さを変更すれば正常動作可能とな
る様な設計不良を内在させたままでデパックを続けるこ
とができ。
デバッグ効率を高める効果がある。
第１図は本発明の一実施例の構成図、第２図は第１図の
動作タイミング図、第３図はパイプライン制御方式の命
令処理のステージ例を示す図、第４図は第３図による命
令処理の様子を示すタイミング図、第５図はパイプライ
ン制御論理の概略図である。 １０１・・・命令レジスタ、 １０２・・・ＲＡＭ。 １０５・・・レジスタ、 １ｏ７・・・比較器。 １０９．１１０，１１１・・アンドゲート。 第 ３ 図 第 ４ 図 （Ｑ） ｑｓ’）ｒし 第 ５ 図
動作タイミング図、第３図はパイプライン制御方式の命
令処理のステージ例を示す図、第４図は第３図による命
令処理の様子を示すタイミング図、第５図はパイプライ
ン制御論理の概略図である。 １０１・・・命令レジスタ、 １０２・・・ＲＡＭ。 １０５・・・レジスタ、 １ｏ７・・・比較器。 １０９．１１０，１１１・・アンドゲート。 第 ３ 図 第 ４ 図 （Ｑ） ｑｓ’）ｒし 第 ５ 図
Claims (1)
- （１）処理装置を複数のサブユニットに分割し、各サブ
ユニットで１つの命令語の処理段階を順次分担して処理
し、同時に複数の命令語の処理を行なパイプライン制御
型の情報処理装置において、命令コードによってアドレ
ス付けされ、命令毎にパイプライン処理の速さを制御す
るためのフィールドを有する記憶手段と、前記記憶手段
から読み出されたフィールドの内容を連続する前後の命
令間で比較する手段と、比較結果より各サブユニットの
動作開始を制御する手段を具備してなるパイプライン制
御型情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20167284A JPS6180430A (ja) | 1984-09-28 | 1984-09-28 | パイプライン制御型情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20167284A JPS6180430A (ja) | 1984-09-28 | 1984-09-28 | パイプライン制御型情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6180430A true JPS6180430A (ja) | 1986-04-24 |
Family
ID=16444983
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20167284A Pending JPS6180430A (ja) | 1984-09-28 | 1984-09-28 | パイプライン制御型情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6180430A (ja) |
-
1984
- 1984-09-28 JP JP20167284A patent/JPS6180430A/ja active Pending
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