JPS6181022A - スイツチングの際の過渡ジツタを抑制する回路 - Google Patents
スイツチングの際の過渡ジツタを抑制する回路Info
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- JPS6181022A JPS6181022A JP60190886A JP19088685A JPS6181022A JP S6181022 A JPS6181022 A JP S6181022A JP 60190886 A JP60190886 A JP 60190886A JP 19088685 A JP19088685 A JP 19088685A JP S6181022 A JPS6181022 A JP S6181022A
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- 230000002401 inhibitory effect Effects 0.000 title 1
- 239000003990 capacitor Substances 0.000 claims description 7
- 101100082028 Arabidopsis thaliana PLL2 gene Proteins 0.000 description 10
- 239000010453 quartz Substances 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- 101100350613 Arabidopsis thaliana PLL1 gene Proteins 0.000 description 4
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/22—Arrangements for detecting or preventing errors in the information received using redundant apparatus to increase reliability
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0079—Receiver details
- H04L7/0083—Receiver details taking measures against momentary loss of synchronisation, e.g. inhibiting the synchronisation, using idle words or using redundant clocks
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、ＰＣＭスイッチング、特に、二つのディジ
タル信号間でスイッチングを行なう際のヒツトの発生を
抑える手段に関する。
タル信号間でスイッチングを行なう際のヒツトの発生を
抑える手段に関する。
異なった位相で入力される、同一符号の二つのディジタ
ル信号間でスイッチングを行なう際には、このとき発生
する過渡ジッタを、国際リコメンデイショ７（ＣＣＩＴ
ＴのＲｅｃｏｍｍｅｎｄ１伽 ｉ ａｔｉｏｎ Ｇ、７０３）により予め定め
られた振幅と周波数の制限内に抑えて、スイッチング動
作の下流でディジタル信号の所望の質が確保されるよう
にする必要があることが知られている。
ル信号間でスイッチングを行なう際には、このとき発生
する過渡ジッタを、国際リコメンデイショ７（ＣＣＩＴ
ＴのＲｅｃｏｍｍｅｎｄ１伽 ｉ ａｔｉｏｎ Ｇ、７０３）により予め定め
られた振幅と周波数の制限内に抑えて、スイッチング動
作の下流でディジタル信号の所望の質が確保されるよう
にする必要があることが知られている。
この問題の公知の解決法は、スイッチング動作を行なう
前に入力ディジタル信号の７ライメントワード（ａｌｉ
ｇｎｍｅｎｔ ｗｏｒｃ１）を用いて、スイッチの下
流でディジタル信号からなるクロック信号の周波数を同
期するものであった。
前に入力ディジタル信号の７ライメントワード（ａｌｉ
ｇｎｍｅｎｔ ｗｏｒｃ１）を用いて、スイッチの下
流でディジタル信号からなるクロック信号の周波数を同
期するものであった。
この解決法は、スイッチング時のディジタル信号の過渡
ジッタを論理的に防止するものであったが、アテイメン
トワード検知回路を必要とするため、複雑化していた。
ジッタを論理的に防止するものであったが、アテイメン
トワード検知回路を必要とするため、複雑化していた。
この発明の目的は、従来のヒツトレス・スイッチングに
ついての上述の欠点及び他の欠点を解決することにある
。
ついての上述の欠点及び他の欠点を解決することにある
。
詳述すると、スイッチングの際にＰＣＭ信号の過渡ジッ
タを抑制する、本発明の方法は、二つのディジタル信号
間のスイッチングが行なわれる前に、電圧制御発振器の
制ｍ電圧を電気回路に入れ、この制御電圧により、スイ
ッチング中、電圧制御発振器を制御して回期させること
を特徴とする。
タを抑制する、本発明の方法は、二つのディジタル信号
間のスイッチングが行なわれる前に、電圧制御発振器の
制ｍ電圧を電気回路に入れ、この制御電圧により、スイ
ッチング中、電圧制御発振器を制御して回期させること
を特徴とする。
本発明は、また、この方法を実施する電気回路にも関す
る。
る。
この電気回路は、スイッチングが行なわれる前に電圧制
御発振器の制御電圧が入力される、第１の演算増幅器か
らなる負帰還ループと、スイッチング動作中、第２の演
算増幅器からの出力電圧をスイッチング前の電圧制御発
振器の制御電圧に等しい値に保持する記憶回路とからな
ることを特徴とする。
御発振器の制御電圧が入力される、第１の演算増幅器か
らなる負帰還ループと、スイッチング動作中、第２の演
算増幅器からの出力電圧をスイッチング前の電圧制御発
振器の制御電圧に等しい値に保持する記憶回路とからな
ることを特徴とする。
本発明によるヒツトレス・スイッチングは、従来のもの
よりも簡便でしかも安価であるという利点を持つ回路を
設けることによって、発生する過渡ジッタを所定の制限
内に抑えるものである。
よりも簡便でしかも安価であるという利点を持つ回路を
設けることによって、発生する過渡ジッタを所定の制限
内に抑えるものである。
本発明のこのような特徴及び他の特徴について、添付図
面に示した好ましい一実施例を説明しながら明らかにす
る。なお、この実施例は、単なる例示であってこれに限
定されるものではない。
面に示した好ましい一実施例を説明しながら明らかにす
る。なお、この実施例は、単なる例示であってこれに限
定されるものではない。
添付図面において、符号ＣＫＩは、入力１におけるディ
ジタル信号からなるクロック信号を示し、符号ＣＫ２は
、入力２におけるディジタル信号からなるクロック信号
を示す、符号ＲＥＦ ＣＫは、公知の電圧制御クォー
ツ発振器ｖｃｘｏにより出される基準クロック信号を示
すもので、２個の同一の自動位相制御回路ＰＬＬ １と
ＰＬＬ２の各入力に入れられる。これらの回路は、電圧
制御クォーツ発振器ＶＣＸＯの位相を同じ方法で交互に
制御する。
ジタル信号からなるクロック信号を示し、符号ＣＫ２は
、入力２におけるディジタル信号からなるクロック信号
を示す、符号ＲＥＦ ＣＫは、公知の電圧制御クォー
ツ発振器ｖｃｘｏにより出される基準クロック信号を示
すもので、２個の同一の自動位相制御回路ＰＬＬ １と
ＰＬＬ２の各入力に入れられる。これらの回路は、電圧
制御クォーツ発振器ＶＣＸＯの位相を同じ方法で交互に
制御する。
符号■１と工２は、スイッチを示すもので、これらのス
イッチは、所定のロジックにより、符号ＣＫＩを付した
入力１のディジタル信号からなるクロック信号に対する
発振器ＶＣＸＯの位相ラッチを、位相制御回路ＰＬＬ
ｌを介して、又は、符号ＣＫ２を付した入力２のディジ
タル信号からなるクロック信号に対する発振器ｖｃｘｏ
の位相ラッチを、位相制御回路ＰＬＬ２を介して行なう
。
イッチは、所定のロジックにより、符号ＣＫＩを付した
入力１のディジタル信号からなるクロック信号に対する
発振器ＶＣＸＯの位相ラッチを、位相制御回路ＰＬＬ
ｌを介して、又は、符号ＣＫ２を付した入力２のディジ
タル信号からなるクロック信号に対する発振器ｖｃｘｏ
の位相ラッチを、位相制御回路ＰＬＬ２を介して行なう
。
Δφは、公知の位相比較回路を示すもので、ディジタル
信号からなる入力１におけるクロック信号ＣＫＩ、又は
入力２におけるクロック信号ＣＫ２の位相と、基準クロ
ック信号ＲＥＦ ＣＫの位相を比較する。
信号からなる入力１におけるクロック信号ＣＫＩ、又は
入力２におけるクロック信号ＣＫ２の位相と、基準クロ
ック信号ＲＥＦ ＣＫの位相を比較する。
信号Ｖｘｌは、演算増幅器ＩＣ３に対する入力を示すも
ので１位相比較回路Δφに対する二つの入力信号ＣＫＩ
とＲＥＦ ＣＫ間の位相差に比例した大きさを持つ直
流電圧である。
ので１位相比較回路Δφに対する二つの入力信号ＣＫＩ
とＲＥＦ ＣＫ間の位相差に比例した大きさを持つ直
流電圧である。
信号ｖ３は、演算増幅器ＩＣ３の出力電圧を示すもので
、スイッチェ１が閉じ、かつスイッチＩ２が開いている
と、電圧制御クォーツ発振器ｖｃｘｏの制御電圧Ｖｃｌ
に等しい電圧である。
、スイッチェ１が閉じ、かつスイッチＩ２が開いている
と、電圧制御クォーツ発振器ｖｃｘｏの制御電圧Ｖｃｌ
に等しい電圧である。
この電圧ｖ３は、位相制御回路ＰＬＬ ｌの＠算増幅器
ＩＣ４の第１入力端子と位相制御回路ＰＬＬ２の演算増
幅器ＩＣ２の第１入力端子にも印加される。
ＩＣ４の第１入力端子と位相制御回路ＰＬＬ２の演算増
幅器ＩＣ２の第１入力端子にも印加される。
信号Ｖｘ２は、演算増幅器ＩＣＩの非反転入力を示すも
ので、位相制御回路ＰＬＬ２の位相比較回路Δφに対す
る二つの入力信号ＣＫ２とＲＥＦ ＣＫ間の位相差に
比例した大きさを持つ直流電圧である。
ので、位相制御回路ＰＬＬ２の位相比較回路Δφに対す
る二つの入力信号ＣＫ２とＲＥＦ ＣＫ間の位相差に
比例した大きさを持つ直流電圧である。
信号Ｖｌは、演算増幅器ＩＣＩからの出力電圧を示し、
これは、スイッチェ２を閉じるとともにスイッチＩｔを
開いたときの電圧制御クォーツ発振器ｖｃｘｏの制御電
圧に等しい、この電圧ｖ１は、位相制御回路ＰＬＬ２の
演算増幅器■Ｃ２の第２の非反転入力端子と、位相制御
回路ＰＬＬＩの演算増幅器ＩＣ４の第２の反転入力端子
に入力される。
これは、スイッチェ２を閉じるとともにスイッチＩｔを
開いたときの電圧制御クォーツ発振器ｖｃｘｏの制御電
圧に等しい、この電圧ｖ１は、位相制御回路ＰＬＬ２の
演算増幅器■Ｃ２の第２の非反転入力端子と、位相制御
回路ＰＬＬＩの演算増幅器ＩＣ４の第２の反転入力端子
に入力される。
信号ｖ２は１位相制御回路ＰＬＬ２の演算増幅器ＩＣ２
からの出力電圧を示し、符号Ｉ３は、スイッチ■１を閉
じスイッチＩ２を開くと閉じるスイッチを示すものであ
る。スイッチ■３を閉じることにより、抵抗器Ｒ１１、
Ｒ１２とコンデンサ１１からなる、位相制御回路ＰＬＬ
２の記憶回路に信号電圧ｖ２が印加される。抵抗器Ｒ１
３は、位相制御回路ＰＬＬ２の記憶回路の出力と演算増
幅器ＩＣＩの第２の反転入力端子間に設けられた整合抵
抗器である。
からの出力電圧を示し、符号Ｉ３は、スイッチ■１を閉
じスイッチＩ２を開くと閉じるスイッチを示すものであ
る。スイッチ■３を閉じることにより、抵抗器Ｒ１１、
Ｒ１２とコンデンサ１１からなる、位相制御回路ＰＬＬ
２の記憶回路に信号電圧ｖ２が印加される。抵抗器Ｒ１
３は、位相制御回路ＰＬＬ２の記憶回路の出力と演算増
幅器ＩＣＩの第２の反転入力端子間に設けられた整合抵
抗器である。
信号ｖ４は、位相制御回路ＰＬＬ ｌの演算増幅器ＩＣ
４からの出力電圧を示すものである。符号工４は、スイ
ッチＩ２を閉じスイッチ■１を開いたときに閉じるスイ
ッチを示すもので、スイッチＩ４が閉°じると、抵抗器
Ｒ１，Ｒ２とコンデンサＣ１からなる位相制御回路ＰＬ
Ｌ １の記憶回路に信号電圧■４が印加される。符号Ｒ
３は１位相制御回路ＰＬＬ １の記憶回路の出力と演算
増幅器ＩＣ３の第２の反転入力端子間に設けた整合抵抗
器を示すものである。
４からの出力電圧を示すものである。符号工４は、スイ
ッチＩ２を閉じスイッチ■１を開いたときに閉じるスイ
ッチを示すもので、スイッチＩ４が閉°じると、抵抗器
Ｒ１，Ｒ２とコンデンサＣ１からなる位相制御回路ＰＬ
Ｌ １の記憶回路に信号電圧■４が印加される。符号Ｒ
３は１位相制御回路ＰＬＬ １の記憶回路の出力と演算
増幅器ＩＣ３の第２の反転入力端子間に設けた整合抵抗
器を示すものである。
次に１本発明による回路の動作原理について、添付図面
を参照しながら説明する。
を参照しながら説明する。
ここで電圧制御クォーツ発振器ｖｃｘｏが、第１入力Ｃ
ＫＩのディジタル信号からなるクロック信号に位相ラッ
チされ、スイッチＩｆとＩ３が閉じ、スイッチェ２と工
４が開いているとする。
ＫＩのディジタル信号からなるクロック信号に位相ラッ
チされ、スイッチＩｆとＩ３が閉じ、スイッチェ２と工
４が開いているとする。
電圧Ｖ３＝Ｖｃ １は、電圧制御クォーツ発振器ｖｃｘ
ｏの位相を制御とともに１位相制御回路ＰＬＬ２の演算
増幅器ＩＣ２の反転入力端子に印加され、この演算増ｌ
ｆｉ泰の出力に、コンデンサＣ１１と抵抗器Ｒ１２とＲ
１３からなる、位相制御回路ＰＬＬ２の記憶回路を充電
する電圧ｖ２を発生する。すると１位相制御回路ＰＬＬ
２の演算増幅器ＩＣＩの入力には、入力信号電圧Ｖｘ２
の値とは無関係に、位相制御回路ＰＬＬ２の演算増幅器
ＩＣＩからの出力信号電圧ｖ１をＶｃｌに等しい値に保
持するように負帰還電圧が生じる。
ｏの位相を制御とともに１位相制御回路ＰＬＬ２の演算
増幅器ＩＣ２の反転入力端子に印加され、この演算増ｌ
ｆｉ泰の出力に、コンデンサＣ１１と抵抗器Ｒ１２とＲ
１３からなる、位相制御回路ＰＬＬ２の記憶回路を充電
する電圧ｖ２を発生する。すると１位相制御回路ＰＬＬ
２の演算増幅器ＩＣＩの入力には、入力信号電圧Ｖｘ２
の値とは無関係に、位相制御回路ＰＬＬ２の演算増幅器
ＩＣＩからの出力信号電圧ｖ１をＶｃｌに等しい値に保
持するように負帰還電圧が生じる。
、ディジタル入力信号間のスイッチングがなされると、
すなわち電圧制御クォーツ発振器ｖｃｘ。
すなわち電圧制御クォーツ発振器ｖｃｘ。
が、第１入力ＣＫＩのディジタル信号からなるクロック
信号に位相ラッチされると、スイッチＩＩとＩ３が開き
スイッチＩ２とＩ４が閉じる。
信号に位相ラッチされると、スイッチＩＩとＩ３が開き
スイッチＩ２とＩ４が閉じる。
電圧制御クォーツ発振器ｖｃｘｏに対する制御電圧は、
最初、Ｖ１＝Ｖｃｌであり、コンデンサＣ１ｌの充電電
圧により同じ値に維持される。
最初、Ｖ１＝Ｖｃｌであり、コンデンサＣ１ｌの充電電
圧により同じ値に維持される。
信号電圧Ｖｌは、ついで、コンデンサＣ１１（７）抵抗
器１２での放電に等しい速度で、発振器ＶＣｘＯの制御
電圧の新しい値に等しい新値Ｖｃ２に移行する。
器１２での放電に等しい速度で、発振器ＶＣｘＯの制御
電圧の新しい値に等しい新値Ｖｃ２に移行する。
コンデンサＣＩと抵抗器Ｒ２からなる記憶回路の放電時
定数は、Ｔ ＣＲ２で与えられ、この値は、信号に加
わる過渡ジッタが、国際リコメンデイション（ＣＣＩＴ
ＴのＲｅｃｏｍｍｅｎｄａｔｉｏｎ Ｇ、７０３）に
より予め定められた振幅と周波数の制限内にあるように
定める。
定数は、Ｔ ＣＲ２で与えられ、この値は、信号に加
わる過渡ジッタが、国際リコメンデイション（ＣＣＩＴ
ＴのＲｅｃｏｍｍｅｎｄａｔｉｏｎ Ｇ、７０３）に
より予め定められた振幅と周波数の制限内にあるように
定める。
スイッチングによる過渡現象がおさまったら、位相制御
回路ＰＬＬ １が、位相制御回路ＰＬＬ、２について説
朗したように動作する。
回路ＰＬＬ １が、位相制御回路ＰＬＬ、２について説
朗したように動作する。
すなわち、電圧Ｖ１＝Ｖｃ２は、電圧制御クォーツ発振
器ｖｃｘｏの位相を制御するとともに１位相制御回路Ｐ
ＬＬ ｌの演算増幅器ＩＣ４の入力端子に印加されて、
この増幅器の出力に、位相制御回路ＰＬＬ １の記憶回
路を充電する信号電圧ｖ４を出す、この出力は、位相制
御回路ＰＬＬ１の演算増幅器ＩＣ３の入力端子に、入力
電圧Ｖｘｌの値とは関係なく、位相制御回路ＰＬＬ １
の演算増幅器ＩＣ３から出力の信号電圧Ｖ３を、Ｖｃ２
に等しい値に保持できる負帰還電圧を与える。
器ｖｃｘｏの位相を制御するとともに１位相制御回路Ｐ
ＬＬ ｌの演算増幅器ＩＣ４の入力端子に印加されて、
この増幅器の出力に、位相制御回路ＰＬＬ １の記憶回
路を充電する信号電圧ｖ４を出す、この出力は、位相制
御回路ＰＬＬ１の演算増幅器ＩＣ３の入力端子に、入力
電圧Ｖｘｌの値とは関係なく、位相制御回路ＰＬＬ １
の演算増幅器ＩＣ３から出力の信号電圧Ｖ３を、Ｖｃ２
に等しい値に保持できる負帰還電圧を与える。
添付図面は、本発明による電気回路のブロック図を示す
ものである。
ものである。
Claims (1)
- 【特許請求の範囲】 １）出力と制御入力を備えた定周波数発振器と、 入力チャネルに接続された入力と該定周波数発振器に接
続された別の入力を各々備えた第１及び第２の位相検波
器であつて、検波器の各々は、入力間の位相差を検出し
て作動する機構を備え、位相差に比例した制御電圧を発
生するものと、該制御電圧を該定周波数発振器の制御入
力に印加して、該発振器の出力の位相を相応して変える
ことにより入力信号と同期させる接続機構と、該位相検
波器の各々に設けられた制御電圧蓄積機構と、 作動中の位相検波器の前記制御電圧蓄積機構を、待機中
の位相検波器の蓄積機構に接続する別の接続機構であつ
て、待機中の位相検波器が、作動状態になると前記発振
器に制御電圧を印加できるものとからなる、第１及び第
２のチャネル間でのスイッチング時の過渡ジッタを制御
する装置。 ２）前記位相検波器の各々は、位相比較器と第１の演算
増幅器とを備え、該位相比較器は、前記発振器に接続さ
れた出力と、各入力チャネルに接続された第１及び第２
の入力とを有し、該演算増幅器は、第１及び第２の入力
並びに出力を有し、該位相比較器には、その出力を該演
算増幅器の第１入力に送るフィルタ機構が設けられ、該
第２演算増幅器の出力が、前記制御電圧を構成する、特
許請求の範囲第１項に記載の装置。 ３）前記第１の演算増幅器の出力からその第２の入力に
帰還路を設けた、特許請求の範囲第２項に記載の装置。 ４）前記帰還路に抵抗器を設けた、特許請求の範囲第３
項に記載の装置。 ５）作動状態になると、前記演算増幅器の出力を該増幅
器と連動する蓄積機構から切り離したままにするスイッ
チ機構を、前記位相検波器の各々に設けた、特許請求範
囲第２項記載の装置。 ６）前記別の接続機構は、前記蓄積機構に接続された出
力を備えた第２の演算増幅器を有する、特許請求の範囲
第１項に記載の装置。 ７）前記蓄積機構は、コンデンサからなる、特許請求の
範囲第１項に記載の装置。 ８）前記蓄積機構を、前記第１の演算増幅器の第２入力
に接続する抵抗性機構を設けた、特許請求の範囲第２項
の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/654,337 US4600896A (en) | 1984-09-25 | 1984-09-25 | Circuit for limiting jitter transients during switching of phase control signals to an oscillator |
| US654337 | 1984-09-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6181022A true JPS6181022A (ja) | 1986-04-24 |
| JPH0325102B2 JPH0325102B2 (ja) | 1991-04-05 |
Family
ID=24624450
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60190886A Granted JPS6181022A (ja) | 1984-09-25 | 1985-08-29 | スイツチングの際の過渡ジツタを抑制する回路 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US4600896A (ja) |
| EP (1) | EP0175888B1 (ja) |
| JP (1) | JPS6181022A (ja) |
| AU (1) | AU587583B2 (ja) |
| CA (1) | CA1213946A (ja) |
| DE (1) | DE3583268D1 (ja) |
| IT (1) | IT1175870B (ja) |
| ZA (1) | ZA856787B (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4600896A (en) * | 1984-09-25 | 1986-07-15 | Gte Communication Systems Corporation | Circuit for limiting jitter transients during switching of phase control signals to an oscillator |
| US4752749A (en) * | 1986-12-22 | 1988-06-21 | Rockwell International Corporation | Fast response tuner |
| US4914404A (en) * | 1988-08-02 | 1990-04-03 | Siemens Aktiengesellschaft | Method for synchronization of a signal frequency to interference-prone reference signal frequencies |
| US5260979A (en) * | 1991-05-28 | 1993-11-09 | Codex Corp. | Circuit and method of switching between redundant clocks for a phase lock loop |
| JP3208736B2 (ja) * | 1991-11-08 | 2001-09-17 | ソニー株式会社 | Ｐｌｌ回路 |
| DE4408852C1 (de) * | 1994-03-16 | 1994-11-17 | Ant Nachrichtentech | Verfahren zur Bereitstellung eines Rahmentaktes sowie Anordnung und Anwendung |
| KR0177731B1 (ko) * | 1994-09-15 | 1999-05-15 | 정장호 | 망동기용 디지탈 위상동기루프 제어방법 |
| SE505403C2 (sv) * | 1995-11-30 | 1997-08-18 | Ericsson Telefon Ab L M | Förfarande för reducering av transienter i ett redundant klocksignalgenererande system |
| CA2272658A1 (en) * | 1996-11-26 | 1998-06-04 | Siemens Aktiengesellschaft | Synchronization means of an assembly |
| US5986486A (en) * | 1997-11-10 | 1999-11-16 | Adc Telecommunications, Inc. | Circuits and methods for a phase lock loop for synchronous reference clocks |
| US7140952B1 (en) * | 2005-09-22 | 2006-11-28 | Pratt & Whitney Canada Corp. | Oxidation protected blade and method of manufacturing |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4511859A (en) * | 1982-08-30 | 1985-04-16 | At&T Bell Laboratories | Apparatus for generating a common output signal as a function of any of a plurality of diverse input signals |
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