JPS6181671A - 化合物半導体装置 - Google Patents
化合物半導体装置Info
- Publication number
- JPS6181671A JPS6181671A JP59203115A JP20311584A JPS6181671A JP S6181671 A JPS6181671 A JP S6181671A JP 59203115 A JP59203115 A JP 59203115A JP 20311584 A JP20311584 A JP 20311584A JP S6181671 A JPS6181671 A JP S6181671A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- fet
- gate
- field effect
- covering
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
- H10D64/693—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator the insulator comprising nitrogen, e.g. nitrides, oxynitrides or nitrogen-doped materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/40—Crystalline structures
- H10D62/405—Orientations of crystalline planes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/05—Manufacture or treatment characterised by using material-based technologies using Group III-V technology
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は圧電効果を呈する化合物半導体装置の素子配置
に関する。
に関する。
近年化合物半導体装置は珪素の後継機種として高速のス
タティックＲＡＭや乗算器等の集積回路（ＩＣ）に用い
られるようになった。ＩＣを構成する素子としてガリウ
ム砒素（ＧａＡｓ）のＭＥＳ−ＦＥＴ（Ｍｅｔａｌ Ｓ
ｅｍ１ｃｏｎｄｕｃｔｏｒ−Ｆｉｅｌｄ Ｅｆｆｅｃｔ
Ｔｒａｎ−ｓｉｓｔｏｒ）が多く用いられる。
タティックＲＡＭや乗算器等の集積回路（ＩＣ）に用い
られるようになった。ＩＣを構成する素子としてガリウ
ム砒素（ＧａＡｓ）のＭＥＳ−ＦＥＴ（Ｍｅｔａｌ Ｓ
ｅｍ１ｃｏｎｄｕｃｔｏｒ−Ｆｉｅｌｄ Ｅｆｆｅｃｔ
Ｔｒａｎ−ｓｉｓｔｏｒ）が多く用いられる。
ＩＣを設計するに当たり、設計の自由度を大きくし、か
つ集積密度を増大させるために、ゲート方向（ゲート幅
の方向）の異なるＦＥＴを同時に用いることが望まれる
。
つ集積密度を増大させるために、ゲート方向（ゲート幅
の方向）の異なるＦＥＴを同時に用いることが望まれる
。
しかしながら、圧電効果を呈する化合物半導体において
は、特にゲート長が２μｍ以下のＦＥＴを用いた場合は
、以下に述べる圧電効果の素子特性への影響により、こ
の要望を充たすことを困デ「にしてきた。
は、特にゲート長が２μｍ以下のＦＥＴを用いた場合は
、以下に述べる圧電効果の素子特性への影響により、こ
の要望を充たすことを困デ「にしてきた。
例えば、（１００）ＧａＡｓ基板上にゲート方向が＜０
１１ ＞パ０１１〉のＦＥＴ（以下それぞれ＜ＯＩＴ＞
ＦＥＴ、＜０１１＞ ＦＥＴと呼ぶ）を同時に作成した
場合に、ゲート電極上およびその周辺に堆積された絶縁
膜の応力により誘起される圧電効果により、＜ｏｔＴ
＞Ｆ ＥＴト＜０１１＞ Ｆ ＥＴ−（：ハ’ｃＯ）特
性ニ反対の影響が及ぼされる。
１１ ＞パ０１１〉のＦＥＴ（以下それぞれ＜ＯＩＴ＞
ＦＥＴ、＜０１１＞ ＦＥＴと呼ぶ）を同時に作成した
場合に、ゲート電極上およびその周辺に堆積された絶縁
膜の応力により誘起される圧電効果により、＜ｏｔＴ
＞Ｆ ＥＴト＜０１１＞ Ｆ ＥＴ−（：ハ’ｃＯ）特
性ニ反対の影響が及ぼされる。
例えば、前記の絶縁膜に二酸化珪素（ＳｉＯｚ）膜を用
いると、この膜は圧縮内部応力をもぢ、その膜厚の増加
とともにＧａＡｓ基板に及ぼす応力が増加し、＜０１１
＞ＦＥＴに対してはに値（ｇｍの電圧に依存しない因子
）、伝達コンダクタンス（ｇカ）が増加する方向に、か
つ闇値電圧のゲート長依存性がゲート長が短くなるにつ
れ正方向にシフトする方向に影響が及ぼされる。即ちソ
ース・ドレイン領域形成時に生ずる横方向拡がりにより
闇値電圧が負方向ヘシフトする効果を打ち消す方向に影
響を及ぼす。その結果ＦＥＴの特性が向上し、闇値電圧
の制御性が向上する。
いると、この膜は圧縮内部応力をもぢ、その膜厚の増加
とともにＧａＡｓ基板に及ぼす応力が増加し、＜０１１
＞ＦＥＴに対してはに値（ｇｍの電圧に依存しない因子
）、伝達コンダクタンス（ｇカ）が増加する方向に、か
つ闇値電圧のゲート長依存性がゲート長が短くなるにつ
れ正方向にシフトする方向に影響が及ぼされる。即ちソ
ース・ドレイン領域形成時に生ずる横方向拡がりにより
闇値電圧が負方向ヘシフトする効果を打ち消す方向に影
響を及ぼす。その結果ＦＥＴの特性が向上し、闇値電圧
の制御性が向上する。
＜０１１＞ＦＥＴに対してはに値、ｇｍが減少する方向
に、かつ闇値電圧のゲート長依存性がゲート長が短くな
るにつれ負方向にシフトする方向に影響が及ぼされる。
に、かつ闇値電圧のゲート長依存性がゲート長が短くな
るにつれ負方向にシフトする方向に影響が及ぼされる。
即ちソース・ドレイン領域形成時に生ずる横方向拡がり
により閾値電圧が負方向ヘシフトする効果を助長する方
向に影響を及ぼす。
により閾値電圧が負方向ヘシフトする効果を助長する方
向に影響を及ぼす。
その結果ＦＥＴの特性が劣化し、闇値電圧の制御性が悪
くなる。
くなる。
、つぎに、前記の絶縁膜に窒化珪素（ＳｉＪｔ）膜を用
いると、この膜は引張内部応力をもち、その膜厚の増加
とともにＧａＡｓ基板に及ぼす応力が増加し、＜０１１
＞ＦＥＴに対してはに値、ｇ、が減少する方向に、かつ
闇値電圧のゲート長依存性がゲート長が短くなるにつれ
負方向にシフトする方向に影響が及ぼされる。即ちソー
ス・トレイン領域形成時に生ずる横方向拡がりにより闇
値電圧が負方向ヘシフトする効果を助長する方向に影響
を及ばず。
いると、この膜は引張内部応力をもち、その膜厚の増加
とともにＧａＡｓ基板に及ぼす応力が増加し、＜０１１
＞ＦＥＴに対してはに値、ｇ、が減少する方向に、かつ
闇値電圧のゲート長依存性がゲート長が短くなるにつれ
負方向にシフトする方向に影響が及ぼされる。即ちソー
ス・トレイン領域形成時に生ずる横方向拡がりにより闇
値電圧が負方向ヘシフトする効果を助長する方向に影響
を及ばず。
その結果ＦＥＴの特性が劣化し、闇値電圧の制御性が悪
くなる。
くなる。
＜０１１＞ＦＥＴに対してはに値、ｇ、が増加する方向
に、かつ闇値電圧のゲート長依存性がゲート長が短くな
るにつれ正方向にシフトする方向に影響が及ぼされる。
に、かつ闇値電圧のゲート長依存性がゲート長が短くな
るにつれ正方向にシフトする方向に影響が及ぼされる。
即ちソース・ドレイン領域形成時に生ずる横方向拡がり
により闇値電圧が負方向ヘシフトする効果を打ち消す方
向に影響を及ぼす。
により闇値電圧が負方向ヘシフトする効果を打ち消す方
向に影響を及ぼす。
その結果ＦＥＴの特性が向上し、闇値電圧の制御性が向
上する。
上する。
以上の理由により、（１’０Ｏ）ＧａＡｓ基板上に良好
な特性を維持したまま、制御性よ＜ 、＜０１１ ＞Ｆ
ＥＴと＜０１１＞ ＦＥＴを同時に作成することが困
難であった。
な特性を維持したまま、制御性よ＜ 、＜０１１ ＞Ｆ
ＥＴと＜０１１＞ ＦＥＴを同時に作成することが困
難であった。
従って圧電効果を呈する化合物半導体集積回路のＦＥＴ
の従来の配置例は、その上に被覆される絶縁膜の種類に
よりＦＥＴのゲート方向が、圧電効果により素子特性に
有利な影響を受ける方向になるよう１方向に揃えられて
いた。
の従来の配置例は、その上に被覆される絶縁膜の種類に
よりＦＥＴのゲート方向が、圧電効果により素子特性に
有利な影響を受ける方向になるよう１方向に揃えられて
いた。
第２図は従来例によるＩＣの平面図である。
図において、（１００） ＧａＡｓ基板１上に、ゲート
方向を＜０１１ ＞にしてＦＥＴ２，３．４が配置され
ている。ここでＧはゲート、Ｓはソース、Ｄはドレイン
を示す。この場合は各ＦＥＴを覆う絶縁膜はＳｉＯ２膜
を用いる。
方向を＜０１１ ＞にしてＦＥＴ２，３．４が配置され
ている。ここでＧはゲート、Ｓはソース、Ｄはドレイン
を示す。この場合は各ＦＥＴを覆う絶縁膜はＳｉＯ２膜
を用いる。
従来例によると、２方向の素子配置ができないため、設
計の自由度は少なく、高集積化が困難であった。
計の自由度は少なく、高集積化が困難であった。
Ｃ問題点を解決するための手段〕
上記問題点の解決は、基板に形成された素子を覆う絶縁
膜の内部応力による圧電効果が素子特性に逆の影響を与
える方向にそれぞれ素子を形成し、それぞれの方向の素
子を反対の内部応力をもつ絶縁膜で覆ってなる本発明に
よる化合物半導体装置により達成される。
膜の内部応力による圧電効果が素子特性に逆の影響を与
える方向にそれぞれ素子を形成し、それぞれの方向の素
子を反対の内部応力をもつ絶縁膜で覆ってなる本発明に
よる化合物半導体装置により達成される。
圧電効果を呈する化合物半導体集積回路において、ゲー
ト方向の異なるＦＥＴを形成し、それぞれの方向のＦＥ
Ｔに対して、圧電効果によりその特性が良くなるような
内部応力をもつ絶縁膜を選ぶことにより、ゲート方向に
制約されないでＦＥＴを配置することができる。
ト方向の異なるＦＥＴを形成し、それぞれの方向のＦＥ
Ｔに対して、圧電効果によりその特性が良くなるような
内部応力をもつ絶縁膜を選ぶことにより、ゲート方向に
制約されないでＦＥＴを配置することができる。
第１図は本発明によるＩｃの平面図である。
図において、（１００） ＧａＡｓ基板１上に、ゲート
方向を＜０１１ ＞にしてＦＥＴ２，３が、ゲート方向
を＜ＯＩＤにしてＦＥＴ４が配置される。ここでＧはゲ
ート、Ｓはソース、Ｄはドレインを示す。この場合はＦ
ＥＴ２，３を覆う絶縁膜は減圧ＣＶＤによる厚さ１〜１
．２ μｍの５ｉ０２膜を、ＦＥＴ４を覆う絶縁膜はプ
ラズマＣＶＤによる厚さ１〜１．２ μｍのＳｉ３Ｎｇ
膜を用いる。
方向を＜０１１ ＞にしてＦＥＴ２，３が、ゲート方向
を＜ＯＩＤにしてＦＥＴ４が配置される。ここでＧはゲ
ート、Ｓはソース、Ｄはドレインを示す。この場合はＦ
ＥＴ２，３を覆う絶縁膜は減圧ＣＶＤによる厚さ１〜１
．２ μｍの５ｉ０２膜を、ＦＥＴ４を覆う絶縁膜はプ
ラズマＣＶＤによる厚さ１〜１．２ μｍのＳｉ３Ｎｇ
膜を用いる。
このようにしてく０１１〉ＦＥヤの絶縁膜にはＳｉＯ□
を、＜０１１＞ＦＥＴの絶縁膜にはＳｉ３Ｎ４を用いる
ことにより、（１００） ＧａＡｓ基板上に同時に＜０
１１＞ＦＥＴとく旧１＞ＦＥＴを、特性を向上させかつ
制御性良く形成することができる。
を、＜０１１＞ＦＥＴの絶縁膜にはＳｉ３Ｎ４を用いる
ことにより、（１００） ＧａＡｓ基板上に同時に＜０
１１＞ＦＥＴとく旧１＞ＦＥＴを、特性を向上させかつ
制御性良く形成することができる。
以上詳細に説明したように本発明によれば、２方向の素
子配置ができ、設計の自由度は太き（なり、高集積化が
可能となる。
子配置ができ、設計の自由度は太き（なり、高集積化が
可能となる。
第１図は本発明によるＩＣの平面図、
第２図は従来例によるＩＣの平面図である。
図において、
１は（１００）ＧａＡｓ ＆板、
２、３．４はＦＥＴ。
Ｇはゲート、Ｓはソース、Ｄはドレインを示す。
茅 （廚
第 ２１￥Ｉ
Claims (1)
- 基板に形成された素子を覆う絶縁膜の内部応力による
圧電効果が素子特性に逆の影響を与える方向にそれぞれ
素子を形成し、それぞれの方向の素子を反対の内部応力
をもつ絶縁膜で覆ってなることを特徴とする化合物半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59203115A JPS6181671A (ja) | 1984-09-28 | 1984-09-28 | 化合物半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59203115A JPS6181671A (ja) | 1984-09-28 | 1984-09-28 | 化合物半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6181671A true JPS6181671A (ja) | 1986-04-25 |
Family
ID=16468645
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59203115A Pending JPS6181671A (ja) | 1984-09-28 | 1984-09-28 | 化合物半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6181671A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS635571A (ja) * | 1986-06-25 | 1988-01-11 | Nec Corp | 化合物半導体装置 |
| JPS63240074A (ja) * | 1987-03-27 | 1988-10-05 | Nec Corp | 半導体装置 |
| JPH0231429A (ja) * | 1988-07-20 | 1990-02-01 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
-
1984
- 1984-09-28 JP JP59203115A patent/JPS6181671A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS635571A (ja) * | 1986-06-25 | 1988-01-11 | Nec Corp | 化合物半導体装置 |
| JPS63240074A (ja) * | 1987-03-27 | 1988-10-05 | Nec Corp | 半導体装置 |
| JPH0231429A (ja) * | 1988-07-20 | 1990-02-01 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
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