JPS6181680A - 厚膜パタ−ンの形成方法 - Google Patents

厚膜パタ−ンの形成方法

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Publication number
JPS6181680A
JPS6181680A JP59204680A JP20468084A JPS6181680A JP S6181680 A JPS6181680 A JP S6181680A JP 59204680 A JP59204680 A JP 59204680A JP 20468084 A JP20468084 A JP 20468084A JP S6181680 A JPS6181680 A JP S6181680A
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JP
Japan
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pattern
layer
insulating layer
thick film
screen printing
Prior art date
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Pending
Application number
JP59204680A
Other languages
English (en)
Inventor
Tsunemasa Mita
恒正 三田
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Fujifilm Business Innovation Corp
Original Assignee
Fuji Xerox Co Ltd
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Filing date
Publication date
Application filed by Fuji Xerox Co Ltd filed Critical Fuji Xerox Co Ltd
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Publication of JPS6181680A publication Critical patent/JPS6181680A/ja
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    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/01Manufacture or treatment
    • H10W70/05Manufacture or treatment of insulating or insulated package substrates, or of interposers, or of redistribution layers
    • H10W70/098Applying pastes or inks, e.g. screen printing
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/50Bond wires
    • H10W72/541Dispositions of bond wires
    • H10W72/5445Dispositions of bond wires being orthogonal to a side surface of the chip, e.g. parallel arrangements
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00Package configurations
    • H10W90/701Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/754Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL

Landscapes

  • Light Receiving Elements (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、厚膜パターンの形成方法に係り、特に、金の
配線パターン等の導体パターン上への厚膜絶縁パターン
の形成に際して、寸法精度を良好にするための方法に関
する。
〔従来技術〕
厚膜回路は、厚膜ペーストをスクリーン印刷し、焼成す
ることによって作製されるもので、あまり精度の高いパ
ターン形成を行なうことは困難である。しかし、印刷用
のスクリーンの作製は比較的簡単で、製造設備も安価で
開発コストも少なくてよく、製造工数も少ない上、厚膜
回路は周囲の環境条件の変化に強く、又、大電力に耐え
得るという長所を有しているため、広範囲の分野での使
用が期待されている。
例えば、第5図および第6図に示す如く(第5図は第6
図のD−D断面図)密着型イメージセンサの駆動回路部
りを厚膜法忙よって、基板1上に形成し、更に該基板上
にセンサ部Sを構成するチップ2を搭載し、該センサ部
と駆動回路部りとをワイヤWによって電気的に接続した
混成集積回路もその代表的なものである。これは第1の
導体層3と第2の導体層4とが、絶縁層5を介して形成
された厚膜2層配線の例を示すもので、第1の導体層3
と第2の導体層4とは絶縁層5に設けられたスルーホー
ル6を介して電気的に接続されると共に、ポンディング
パッド7を介してチップとこれらの導体層との電気的接
続が行なわれている。
〔発明が解決すべき問題点〕
ところで、上述の如き密着型イメージセンサでは、解像
度を高めるために、第1の導体層は1mm当りν本の配
線を行なう等、高密度化の傾向が高まりているのをはじ
め、他のデバイスにおいても集積化が進められるにつれ
て、年々、回路パターンは高密度化の一途にあり、導体
幅、導体間隔も狭くなる一方である。
従って、絶縁パターンの形成についても、正確な位置規
制が要求されるが、表面性の良好な絶縁材料は、焼成時
に’″ダレ1生じ易く、特に金膜等の表面の1ぬれ性”
が大きい膜上での1ダレ”が大であるためパターン精度
が大幅に低下するという問題があった。また、この1ダ
レ”は、例えば、金膜上とセラミック上とでは大きく異
なり、特に金膜の面積の大きい部分程1ダレ”が著るし
いという傾向がある。実験によれば、第1の導体層とし
てTR−114Gと指称されている田中マッセイ社製の
金ペーストを用いて金のパターン形成を行なった後、絶
縁層として、7905と指称されているノリタケ社製の
絶縁ペーストを用いてスクリーン印刷を行い、900で
で焼成した場合、第6図に示す如く、金のパターン面積
の大きな部分では2〜3mm程度もの1ダレ”が生じ、
ポンディングパッドがかくれてしまう等の問題があり、
集積回路の微細化を妨げる原因となっていた。
本発明は、前記実情に鑑みてなされたもので厚膜パター
ンの1ダレ“を防止し、パターン精度の向上をはかるこ
とを目的とする。
〔問題点を解決するための手段〕
そこで、本発明では、基板上く形成された第1のパター
ン上に、該第1のパターンに対して1ぬれ性”の大きな
第2のパターンを厚紗法によって形成するに際して、こ
れに先立ち、該第2のパターンと重なり合う第1のパタ
ーンに微細なカット部(開口)を形成しておくことによ
り、第2のパターンの焼成時における“ダレ”k防止し
、寸法精度の良好なパターン形成を行なうようにしてい
る。
〔作用〕
すなわち、例えば、絶縁層によって選択的に被覆される
面積の大きな部位の金膜パターンに対し、微細なカット
を入れることにより、絶縁層の焼成時の“ダレ”は抑制
され、パターン精度の良好な絶縁層の形成が可能となる
〔実施例〕
以下、本発明の実施例について1図面を参照しつつ詳細
に説明する。
この厚膜混成集積回路は密着型イメージセンサを構成す
るもので、第1図および第2図に概要図(第1図は第2
図のA−A断面図)を示す如く、セラミック基板ll上
に厚膜多層回路として形成される地動回路部りにおいて
、第1層目の第1の導体層12を、その上層に形成する
層間絶縁膜としての絶縁層13の下地層となる面積の大
きな領域の絶縁層13の端部となるべき部位に、微細な
開口14をもつように形成して該第1の導体層を不連続
とし、この上層に形成される絶縁層の“ダレ”を防止し
、寸法精度を向上するようにしたもので、他は従来と同
様である。
すなわち、まず、セラミック基板n上に、インクとして
前述のTR,−114Gを使用しスクリーン印刷法によ
って、第3図(a)および第3図(b)(第3図(a)
は第3図(b)のB−B断面図)に示す如く、第1の導
体層12として金膜のパターンを形成する。
なお、このとき、この上層に形成する絶縁層の端縁とな
る部分の近傍に、縦横約1100pの開口14をピッチ
300μmで形成するようなパターンをもつスクリーン
を使用するようにする。
次いで、インクとして前述のノリタケ社製7905と指
称されている絶縁ペーストを用いて、スクリーン印刷法
により眉間絶縁膜としての絶縁層13を、第4図(a)
オよび第4図(b)(第4図(a)ハ第4図(b)のc
 −c断面図)に示す如く形成する(焼成温度は900
υ)。
そして、更に、前述の日中マッセイ社製TR−114G
をインクとして用いてス久す−ン印刷法により第2の導
体層15を形成し、駆動回路部りを構成した後、センサ
部を構成するチップ16を載置し、ワイヤボンディング
法により、前記第1の導体層として形成されたポンディ
ングパッド18を介してセンサ部Sと駆動回路部りとの
電気的接続を行なう(第1図および第2図参照、なお、
第1の導体層12および第2の導体層はスルーホール1
7により電気的に接続されている)。
このようにして形成された密着型イメージセンサでは、
前記第1の導体層12に設けられている開口14の存在
により、絶縁層の焼成時における“ダレ”はt=1,5
71t’mの線幅の部分でも約3 Q QP′n以内に
抑えることができ、ポンディングパッドが絶縁層で覆わ
れてしまう等の不都合が生じることもなく、寸法精度の
良好なパターン形成が可能となるため、再現性の良いセ
ンサ特性を得ることができる。
ちなみに、従来の如く、第1の導体層に開口を設けない
場合には、l−= l 、5 ymの線幅の第1の導体
層上では約2〜3mrrl)”ダレ′が生じていた。
従来例との比較からも明らかなように、本発明によれば
、焼成時における“ダレ″を大幅に抑制することが可能
となる。
なお、実施例においては、金膜上の絶縁層パターンの1
ダレ1を防止する場合について説明したが、必ずしも、
材質はこれに限定されるものではなく、下地層との1ぬ
れ性”の大なる厚膜層の形成に際しては、同様の効果を
得ることができる。
また、開口の大きさについては、適宜決定すれば良いが
、微細であるため、開口を設ける下地が導体の場合にも
、導体のインピーダンスをほとんど変化させることなく
、上層材料が精度良く形成される。
更に、開口部の形成は、印刷によっても良いが、印刷後
、フォトリソエツチングにより穿孔するのが寸法精度の
点でも望ましい。
〔発明の効果〕
以上、説明してきたように、本発明によれば、下地層を
形成する第1のパターン上に、該第1のパターンに対す
る”ぬれ性”の大きな第2のパターンを厚膜法によって
形成するKあたり、これらのパターンの重なり合う部分
に相当する部位の第1のパターンに微細なカット部(開
口)を形成しておくようにしているため、前記第2のパ
ターンの焼成における1ダレ”が防止され1寸法精度の
良好な厚膜パターンの形成が可能となる。
【図面の簡単な説明】
第1図および第2@は、本発明実施例の方法によって形
成される密着型イメージセンサを示す部分概要図(第1
図は第2図のA−A断面図)、第3図乃至第4図は、第
1図および第2図の密着型イメージセンサの製造工程を
示す図、第5図および第6図は従来例の密着型イメージ
センサを示す図(第5図は第6図のD−D断面図)であ
る。 1・・・基板、2・・・チップ、3・・・第1の導体層
、4・・・第2の導体層、5・・・絶縁層、6・−・ス
ルーホール、7・・・ポンディングパッド、D・−・駆
動回路部、S・・−センサ部、11・・・セラミック基
板、12・・・第1の導体層、13・・−絶縁層、14
・・・開口、15川第2の導体層、16・・・チップ、
17・・・スルーホール、18・・・ポンディングパッ
ド。 第2図

Claims (1)

    【特許請求の範囲】
  1.  下地層としての第1のパターン上に、該第1のパター
    ンに対する“ぬれ性”の大きい第2のパターンを厚膜法
    によって形成するにあたり、該第2のパターンの形成に
    先立ち、該第2のパターンと重なり合う部分に相当する
    部位の第1のパターンに、微細なカット部(開口部)を
    形成し、前記第2のパターンの焼成時における“ダレ”
    を防止するようにしたことを特徴とする厚膜パターンの
    形成方法。
JP59204680A 1984-09-28 1984-09-28 厚膜パタ−ンの形成方法 Pending JPS6181680A (ja)

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