JPS6184065A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
- Publication number
- JPS6184065A JPS6184065A JP59204113A JP20411384A JPS6184065A JP S6184065 A JPS6184065 A JP S6184065A JP 59204113 A JP59204113 A JP 59204113A JP 20411384 A JP20411384 A JP 20411384A JP S6184065 A JPS6184065 A JP S6184065A
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- JP
- Japan
- Prior art keywords
- gate electrode
- electrode
- layer
- manufacturing
- thin film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
- H10D30/6725—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device having supplementary regions or layers for improving the flatness of the device
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/6737—Thin-film transistors [TFT] characterised by the electrodes characterised by the electrode materials
- H10D30/6739—Conductor-insulator-semiconductor electrodes
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は薄膜トラン２スタ（以下ＴＰＴと略す）の製造
方法に関するものである。
方法に関するものである。
（従来の技術）
ＴＰＴは一般に、例えば特開昭５８−３２４６８号公報
に示されているように、基板上に直接ゲート電極を形成
した構造となっている。このようなＴＰＴを製造する場
合には、通常、まずガラス基板又はアルミナ基板上に、
ニクロム（ＮｉＣｒ ） 、タングステン（Ｗ）、モリ
ブデン（Ｍｏ ） 、クロム（Ｃｒ ）等よりなるゲー
ト電極金属層を電子ビーム蒸着法またはスパッタ法によ
シ被着形成し、所定のパターンに加工してケゝ−ト電極
を形成する。次いで、その上にゲート絶縁層となるンリ
コン酸化（５ｉｎＸ）膜またはシリコン窒化（５ｉＮｘ
）膜をそれぞれ、Ｎ２０と５ｉＨ４ｒ ＮＨ５とＳ Ｉ
Ｈ４を主成分ガ゛スとしてグロー放電法により堆積させ
、さらにチャンネル層（活性層）となる、非晶質７リコ
ン半導体層をＳ ＩＨ４のグロー放電法によシ堆積させ
る。
に示されているように、基板上に直接ゲート電極を形成
した構造となっている。このようなＴＰＴを製造する場
合には、通常、まずガラス基板又はアルミナ基板上に、
ニクロム（ＮｉＣｒ ） 、タングステン（Ｗ）、モリ
ブデン（Ｍｏ ） 、クロム（Ｃｒ ）等よりなるゲー
ト電極金属層を電子ビーム蒸着法またはスパッタ法によ
シ被着形成し、所定のパターンに加工してケゝ−ト電極
を形成する。次いで、その上にゲート絶縁層となるンリ
コン酸化（５ｉｎＸ）膜またはシリコン窒化（５ｉＮｘ
）膜をそれぞれ、Ｎ２０と５ｉＨ４ｒ ＮＨ５とＳ Ｉ
Ｈ４を主成分ガ゛スとしてグロー放電法により堆積させ
、さらにチャンネル層（活性層）となる、非晶質７リコ
ン半導体層をＳ ＩＨ４のグロー放電法によシ堆積させ
る。
さらに、低抵抗非晶質／リコン層となるｒ層を主成分ガ
スのＳ ＩＨ４中へ０．］〜１．０％程度のＰＨ３を混
合してグロー放電法によって堆積する。
スのＳ ＩＨ４中へ０．］〜１．０％程度のＰＨ３を混
合してグロー放電法によって堆積する。
次にＴＰＴとなる部分以外は加工し除去して、島状にパ
ターンニングしゲート絶縁層とチャンネル層を形成する
。
ターンニングしゲート絶縁層とチャンネル層を形成する
。
次に、ソース電極、ドレイン電極となるアルミ（Ａｔ）
層を真空蒸着法と加工によシ形成する。
層を真空蒸着法と加工によシ形成する。
（発明が解決しようとする問題点）
しかしながら、このような製法ではゲート電極による段
差のためゲート電極とノース１翫、またはゲート電極と
ドレイン電極間のリークが発生しやすいので、ゲート絶
縁膜を厚くする必要があった。
差のためゲート電極とノース１翫、またはゲート電極と
ドレイン電極間のリークが発生しやすいので、ゲート絶
縁膜を厚くする必要があった。
本発明の目的は、ゲート電極での段差を解消することに
よって、信頼性の高いＴＦＴを歩留９良く製造すること
にある。 □ （問題点を解決するための手段〕 本発明は、まず基板要部全表面にゲート電極材としての
金属を被着し、次いで、その金属層をゲート電極予定領
域を除いて酸化することによってゲート電極を形成し、
その後ゲート酸化膜、半導体薄膜層を被着し、またソー
ス電極及びドレイン電極を形成するようにしたものであ
る。
よって、信頼性の高いＴＦＴを歩留９良く製造すること
にある。 □ （問題点を解決するための手段〕 本発明は、まず基板要部全表面にゲート電極材としての
金属を被着し、次いで、その金属層をゲート電極予定領
域を除いて酸化することによってゲート電極を形成し、
その後ゲート酸化膜、半導体薄膜層を被着し、またソー
ス電極及びドレイン電極を形成するようにしたものであ
る。
（作用）
このように、ゲート電極となる部分以外を酸化すること
によってゲート電極を選択的に形成しているため、段差
のない構造となシ、比較的薄いゲート酸化膜で、ゲート
電極とソース電極間のリーク電流などをおさえることが
でき、信頼性を高めることができる。
によってゲート電極を選択的に形成しているため、段差
のない構造となシ、比較的薄いゲート酸化膜で、ゲート
電極とソース電極間のリーク電流などをおさえることが
でき、信頼性を高めることができる。
（実施例）
１ず、ガラス基板または石英基板１上の要部全面に、電
子ビーム蒸着法あるいはスパッタ法によりメンタル（Ｔ
ａ）膜を１００〜１０００λ被着形成する。
子ビーム蒸着法あるいはスパッタ法によりメンタル（Ｔ
ａ）膜を１００〜１０００λ被着形成する。
その後、レノスト等でゲート電極となる部分のみをおお
ったパターンニング加工を行い、そののち蒸留水にし乃
う酸を添加した溶液中に入れ、メンタル側を陽極として
数十〜数百ボルトの直流電圧を印加することで陽極酸化
（化成）を行ない、露出したタンタル部分全体を五酸化
タンタル（Ｔａ２０５）とし絶縁層２とする。
ったパターンニング加工を行い、そののち蒸留水にし乃
う酸を添加した溶液中に入れ、メンタル側を陽極として
数十〜数百ボルトの直流電圧を印加することで陽極酸化
（化成）を行ない、露出したタンタル部分全体を五酸化
タンタル（Ｔａ２０５）とし絶縁層２とする。
その後、不用となったレノスト等を除去することで、所
定のパターンに形成されたｒ−）電極３が形成される。
定のパターンに形成されたｒ−）電極３が形成される。
その後、通例の方法に従って、ゲート絶縁層３、チャン
ネル層４、低抵抗非晶質ンリコン膜５、ノース電極６、
ドレイン電極７を形成することでＴＰＴが完成する。
ネル層４、低抵抗非晶質ンリコン膜５、ノース電極６、
ドレイン電極７を形成することでＴＰＴが完成する。
ゲート金属の酸化法としては、陽翫酸化法のほかに、０
□プラズマによるプラズマ酸化法を用いても同様のこと
が可能である。
□プラズマによるプラズマ酸化法を用いても同様のこと
が可能である。
またケ゛〜ト電極金属とし７てタンタルを用いたが、チ
タン（Ｔｉ ）または、アルミニウム（Ａｔ）またはり
／ゲステン（Ｗ）をゲート電極の材料として用い、不用
の部分をそれぞれ陽甑酸化寸たはプラズマ酸化して、そ
れぞれチタン酸化物層（ＴｌＯ２）、アルミニウム酸化
物層（Ａｔ２０３）、タングステン酸化物層（罰、）を
形成しても同様にＴＰＴが完成する。
タン（Ｔｉ ）または、アルミニウム（Ａｔ）またはり
／ゲステン（Ｗ）をゲート電極の材料として用い、不用
の部分をそれぞれ陽甑酸化寸たはプラズマ酸化して、そ
れぞれチタン酸化物層（ＴｌＯ２）、アルミニウム酸化
物層（Ａｔ２０３）、タングステン酸化物層（罰、）を
形成しても同様にＴＰＴが完成する。
（発明の効果）
以上のように本発明によれば、ゲート電極形成時に陽極
酸化またはプラズマ酸化を行ない不用のケ゛−Ｖ電極部
分を酸化し絶縁物化したことにょシ、ゲート電極の膜厚
による段差のない平坦なゲート電極が形成可能となった
。したがって、ゲート電極とノース電極、ゲート電極と
ドレイン電極間のリーク電流を微少におさえることが可
能となった。
酸化またはプラズマ酸化を行ない不用のケ゛−Ｖ電極部
分を酸化し絶縁物化したことにょシ、ゲート電極の膜厚
による段差のない平坦なゲート電極が形成可能となった
。したがって、ゲート電極とノース電極、ゲート電極と
ドレイン電極間のリーク電流を微少におさえることが可
能となった。
またこの作成法によれば高価な装置は必要なく、通常の
工程で製造できるため安価となる。
工程で製造できるため安価となる。
また、ステ、メカパレーノが問題にならないため、高い
信頼性が期待される。
信頼性が期待される。
図は本発明によって得られたＴＰＴの一例を示す断面図
である。 １・・・絶縁物基板、２・・・絶縁層、３・・・デート
絶縁層、４・・・チャンネル層、５・・低抵抗非晶質シ
リコン層、６・・・ノース電極、７・・ドレイン電極。 特許出願人 沖電気工業株式会社 手続補正書（自発） ｌ 事件の表示 昭和５９年 特 許 頚第２０４１１３号２ 発明の名
称 薄膜トランノスタの製造方法 ３ 補正をする者 事件との関係 特 許 出 願 人生 所（
〒１０５） 東京都港区虎ノ門１丁目７番１２号５
補正の対象 明細書中「発明の詳Ｍｆｉな説明」の欄、
６ 補正の内容 １４ 明細書第４頁第１５行目から第１７行目に［ケ
ゝ−ト絶録層３、チャンネル層４、・・・・・ドレイン
電極７を」とちるのを下記の通り補正する。 「ゲート絶縁層４、チャンネル層５、低抵抗非晶質／リ
コン膜６、ソース電極７、ドレイン電極８７４Ｊ ２、同書第６頁第５行目から第７行目に「３・・・ゲー
ト絶、縁・ ７・・・ドレイン電極。」とあるのを下
記の通り補正する。 「 ３ ・ ケゝ−ト 電極層、 ４ ・・・ケ８−
ト 絶縁層、 、５・・チャンネル層、６・・・低抵抗
非晶質７９７７層、７・・ソース電極、８・・・ドレイ
ン電極。」３ 図を別紙の通り補正する。
である。 １・・・絶縁物基板、２・・・絶縁層、３・・・デート
絶縁層、４・・・チャンネル層、５・・低抵抗非晶質シ
リコン層、６・・・ノース電極、７・・ドレイン電極。 特許出願人 沖電気工業株式会社 手続補正書（自発） ｌ 事件の表示 昭和５９年 特 許 頚第２０４１１３号２ 発明の名
称 薄膜トランノスタの製造方法 ３ 補正をする者 事件との関係 特 許 出 願 人生 所（
〒１０５） 東京都港区虎ノ門１丁目７番１２号５
補正の対象 明細書中「発明の詳Ｍｆｉな説明」の欄、
６ 補正の内容 １４ 明細書第４頁第１５行目から第１７行目に［ケ
ゝ−ト絶録層３、チャンネル層４、・・・・・ドレイン
電極７を」とちるのを下記の通り補正する。 「ゲート絶縁層４、チャンネル層５、低抵抗非晶質／リ
コン膜６、ソース電極７、ドレイン電極８７４Ｊ ２、同書第６頁第５行目から第７行目に「３・・・ゲー
ト絶、縁・ ７・・・ドレイン電極。」とあるのを下
記の通り補正する。 「 ３ ・ ケゝ−ト 電極層、 ４ ・・・ケ８−
ト 絶縁層、 、５・・チャンネル層、６・・・低抵抗
非晶質７９７７層、７・・ソース電極、８・・・ドレイ
ン電極。」３ 図を別紙の通り補正する。
Claims (1)
- 基板表面にゲート電極となる金属の層を形成し、次い
でゲート電極となる部分以外を酸化することによってゲ
ート電極を選択的に形成したことを特徴とする薄膜トラ
ンジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59204113A JPS6184065A (ja) | 1984-10-01 | 1984-10-01 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59204113A JPS6184065A (ja) | 1984-10-01 | 1984-10-01 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6184065A true JPS6184065A (ja) | 1986-04-28 |
Family
ID=16485020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59204113A Pending JPS6184065A (ja) | 1984-10-01 | 1984-10-01 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6184065A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02113580A (ja) * | 1988-10-21 | 1990-04-25 | Nec Corp | 薄膜回路 |
| JPH047876A (ja) * | 1990-04-25 | 1992-01-13 | Nec Corp | 薄膜トランジスタ |
| EP0506117A3 (en) * | 1991-03-29 | 1995-09-27 | Casio Computer Co Ltd | Thin-film transistor |
| JP2000353791A (ja) * | 1999-05-17 | 2000-12-19 | Motorola Inc | 磁気ランダム・アクセス・メモリおよびその製作方法 |
| US6559341B2 (en) | 1997-11-25 | 2003-05-06 | Nihon Nohyaku Co., Ltd. | Phthalic acid diamide derivatives, fluorine-containing aniline compounds as starting material, agricultural and horticultural insecticides, and a method for application of the insecticides |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51150986A (en) * | 1975-06-19 | 1976-12-24 | Mitsubishi Electric Corp | Fabrication method of semiconductor device |
| JPS5721867A (en) * | 1980-06-02 | 1982-02-04 | Xerox Corp | Planar thin film transistor array and method of producing same |
| JPS58124228A (ja) * | 1982-01-21 | 1983-07-23 | Nec Corp | 半導体装置の製造方法 |
| JPS58201364A (ja) * | 1982-05-20 | 1983-11-24 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JPS5994438A (ja) * | 1982-11-19 | 1984-05-31 | Tdk Corp | パタ−ン化されたアルミニウム層を形成する方法 |
-
1984
- 1984-10-01 JP JP59204113A patent/JPS6184065A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51150986A (en) * | 1975-06-19 | 1976-12-24 | Mitsubishi Electric Corp | Fabrication method of semiconductor device |
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| JPS58124228A (ja) * | 1982-01-21 | 1983-07-23 | Nec Corp | 半導体装置の製造方法 |
| JPS58201364A (ja) * | 1982-05-20 | 1983-11-24 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JPS5994438A (ja) * | 1982-11-19 | 1984-05-31 | Tdk Corp | パタ−ン化されたアルミニウム層を形成する方法 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02113580A (ja) * | 1988-10-21 | 1990-04-25 | Nec Corp | 薄膜回路 |
| JPH047876A (ja) * | 1990-04-25 | 1992-01-13 | Nec Corp | 薄膜トランジスタ |
| EP0506117A3 (en) * | 1991-03-29 | 1995-09-27 | Casio Computer Co Ltd | Thin-film transistor |
| US6559341B2 (en) | 1997-11-25 | 2003-05-06 | Nihon Nohyaku Co., Ltd. | Phthalic acid diamide derivatives, fluorine-containing aniline compounds as starting material, agricultural and horticultural insecticides, and a method for application of the insecticides |
| JP2000353791A (ja) * | 1999-05-17 | 2000-12-19 | Motorola Inc | 磁気ランダム・アクセス・メモリおよびその製作方法 |
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