JPH03132851A - 書込みデータ縮退回路 - Google Patents
書込みデータ縮退回路Info
- Publication number
- JPH03132851A JPH03132851A JP27217689A JP27217689A JPH03132851A JP H03132851 A JPH03132851 A JP H03132851A JP 27217689 A JP27217689 A JP 27217689A JP 27217689 A JP27217689 A JP 27217689A JP H03132851 A JPH03132851 A JP H03132851A
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- JP
- Japan
- Prior art keywords
- write
- data
- address
- circuit
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- Pending
Links
- 230000007850 degeneration Effects 0.000 title 1
- 239000000872 buffer Substances 0.000 claims abstract description 17
- 238000001514 detection method Methods 0.000 claims description 7
- 238000013144 data compression Methods 0.000 claims description 6
- 238000010276 construction Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は書込みデータ、縮退回路に関し、特に情報処理
装置のバッファ記憶における書込みデータ縮退回路に関
する。
装置のバッファ記憶における書込みデータ縮退回路に関
する。
従来技術
従、来、この種の書込みデータ縮退回路においては、連
続して書込まれる第１の書込みアドレスと第２の書込み
アドレスとが一致している場合に、各々対応する二語の
データをバイト毎に比較し、書込みの有効性を示す有効
ビットが有効を示す方のバイトを書込みデータとして選
択している。
続して書込まれる第１の書込みアドレスと第２の書込み
アドレスとが一致している場合に、各々対応する二語の
データをバイト毎に比較し、書込みの有効性を示す有効
ビットが有効を示す方のバイトを書込みデータとして選
択している。
すなわち、第１の書込みアドレスを格納するアドレスレ
ジスタの内容と第２の書込みアドレスとが一致している
か否かをアドレス一致検出回路で検出しており、このア
ドレス一致検出回路で一致が検出された場合に、二語の
データのうち合効ビットが有効を示すデータを書込みデ
ータとしてデータ選択回路で選択し、その選択したデー
タをデータレジスタに格納していた。
ジスタの内容と第２の書込みアドレスとが一致している
か否かをアドレス一致検出回路で検出しており、このア
ドレス一致検出回路で一致が検出された場合に、二語の
データのうち合効ビットが有効を示すデータを書込みデ
ータとしてデータ選択回路で選択し、その選択したデー
タをデータレジスタに格納していた。
このような従来の書込みデータ縮退回路では、第１の書
込みアドレスを格納するアドレスレジスタの内容と第２
の書込みアドレスとが一致しているか否かをアドレス一
致検出回路で検出し、このアドレス−数構出回路で一致
が検出された場合に、有効ビットが有効を示すデータを
書込みデータとしてデータ選択回路で選択してからデー
タレジスタに格納していたので、書込みデータを縮退す
るために多くの回路を必要とし、ハードウェア量が多く
なるという欠点があった。
込みアドレスを格納するアドレスレジスタの内容と第２
の書込みアドレスとが一致しているか否かをアドレス一
致検出回路で検出し、このアドレス−数構出回路で一致
が検出された場合に、有効ビットが有効を示すデータを
書込みデータとしてデータ選択回路で選択してからデー
タレジスタに格納していたので、書込みデータを縮退す
るために多くの回路を必要とし、ハードウェア量が多く
なるという欠点があった。
発明の目的
本発明は上記のような従来のものの欠点を除去すべくな
されたもので、ハードウェア量を削減することができる
書込みデータ縮退回路の提供を目的とする。
されたもので、ハードウェア量を削減することができる
書込みデータ縮退回路の提供を目的とする。
発明の構成
本発明による書込みデータ縮退回路は、連続して書込ま
れる第１および第２の書込みアドレスが一致しているか
否かを検出する検出手段と、前記第１および第２の書込
みアドレスに夫々対応する第１および第２の書込みデー
タを格納するデータバッファと、前記検出手段により一
致が検出されたとき、前記第１および第２の書込みデー
タに付加され、前記第１および第２の書込みデータの有
効性を示す有効ビットに応じて前記データバッファへの
前記第１および第２の書込みデータの書込みを制御する
制御手段とを有することを特徴とする。
れる第１および第２の書込みアドレスが一致しているか
否かを検出する検出手段と、前記第１および第２の書込
みアドレスに夫々対応する第１および第２の書込みデー
タを格納するデータバッファと、前記検出手段により一
致が検出されたとき、前記第１および第２の書込みデー
タに付加され、前記第１および第２の書込みデータの有
効性を示す有効ビットに応じて前記データバッファへの
前記第１および第２の書込みデータの書込みを制御する
制御手段とを有することを特徴とする。
実施例
次に、本発明の一実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例の回路構成図である。
図において、アドレスレジスタ１は第１の書込みアドレ
スを格納し、このアドレスレジスタ１の内容と第２の書
込みアドレスとの一致がアドレス−数構出回路２により
検出される。
スを格納し、このアドレスレジスタ１の内容と第２の書
込みアドレスとの一致がアドレス−数構出回路２により
検出される。
書込み制御回路３はアドレス−数構出回路２て一致が検
出された場合に、第１および第２の書込みアドレスに夫
々対応する二語のデータをバイト毎に比較し、書込みの
有効性を示す書込み指示有効ビット１０４が示す方のバ
イトを書込むための書込み制御信号１０５〜１０８を生
成してデータム・ソファ４〜７に出力する。
出された場合に、第１および第２の書込みアドレスに夫
々対応する二語のデータをバイト毎に比較し、書込みの
有効性を示す書込み指示有効ビット１０４が示す方のバ
イトを書込むための書込み制御信号１０５〜１０８を生
成してデータム・ソファ４〜７に出力する。
データバッファ（＃Ｏ〜＃３）４〜７は書込みデータ１
０９〜１１２を夫々バイト毎に書込み制御回路３からの
書込み制御信号１０５〜１０８に応答して格納する。
０９〜１１２を夫々バイト毎に書込み制御回路３からの
書込み制御信号１０５〜１０８に応答して格納する。
第１の書込みアドレスはアドレスバス１０１を通じてア
ドレスレジスタ１に格納されると同時にアドレス−数構
出回路２に送られ、一致したか否かの検出が行われる。
ドレスレジスタ１に格納されると同時にアドレス−数構
出回路２に送られ、一致したか否かの検出が行われる。
アドレス−数構出結果１０３は書込み制御回路３に送ら
れ、一致が検出されなかったとすれば第１の書込みデー
タはデータバス１０９〜１１２を通じて全データがデー
タバッファ（＃０〜＃３）４〜７の一段目に書込まれる
。
れ、一致が検出されなかったとすれば第１の書込みデー
タはデータバス１０９〜１１２を通じて全データがデー
タバッファ（＃０〜＃３）４〜７の一段目に書込まれる
。
第２の書込みアドレスはアドレスバスｌｏｔを通じてア
ドレスレジスタ１に格納されると同時にアドレス−数構
出回路２に送られ、アドレスバス１０２を通じて送られ
てくるアドレスレジスタ１の内容、すなわち第１の書込
みアドレスと一致しているか否かの検出が行われる。
ドレスレジスタ１に格納されると同時にアドレス−数構
出回路２に送られ、アドレスバス１０２を通じて送られ
てくるアドレスレジスタ１の内容、すなわち第１の書込
みアドレスと一致しているか否かの検出が行われる。
第２の書込みデータに対応するバイト毎の書込み指示有
効ビット１０４は書込み制？８回路３に送られる。
効ビット１０４は書込み制？８回路３に送られる。
アドレス−数構出回路２でアドレス一致が検出され、書
込み制御回路３に送られた書込み有効指示ビット１０４
が第２の書込みデータの２バイト目と３バイト目とを示
していたとすると、データバッファ（＃２〜＃３）６〜
７の一段目への書込みを指示する書込み制御信号１０７
〜１０８が書込み制御回路３から出力される。第２の書
込みデータはデータバス１０９〜１１２を通じてデータ
バッファ（＃０〜＃３）４〜７に送られるが、２バイト
目および３バイト目の書込みデータのみがデータバッフ
ァ（＃２〜＃３）−６〜７の第一段目に格納されている
第１の書込みデータに上書きされる。
込み制御回路３に送られた書込み有効指示ビット１０４
が第２の書込みデータの２バイト目と３バイト目とを示
していたとすると、データバッファ（＃２〜＃３）６〜
７の一段目への書込みを指示する書込み制御信号１０７
〜１０８が書込み制御回路３から出力される。第２の書
込みデータはデータバス１０９〜１１２を通じてデータ
バッファ（＃０〜＃３）４〜７に送られるが、２バイト
目および３バイト目の書込みデータのみがデータバッフ
ァ（＃２〜＃３）−６〜７の第一段目に格納されている
第１の書込みデータに上書きされる。
アドレス一致が検出されていなければ、第２の書込みデ
ータの全バイトはデータバス１０９〜１［２を通じてデ
ータバッファ（＃０〜＃３）４〜７の二段「１に書込ま
れる。
ータの全バイトはデータバス１０９〜１［２を通じてデ
ータバッファ（＃０〜＃３）４〜７の二段「１に書込ま
れる。
このように連続して書込まれる第１の書込みアドレスと
第２の書込みアドレスとの一致がアドレス−数構出回路
２で検出された場合に、第１および第２の書込みアドレ
スに夫々対応する二語のデータのうち、第１の書込みデ
ータをデータバッファ４〜７に格納し、第２の書込みデ
ータをバイト毎に比較して書込みの有効性を示す書込み
有効指示ビット１０４が有効を示すバイトを書込み制御
信号１０５〜１０８によって第１の書込みデータ上に上
書きするようにすることによって、従来使用されていた
データ選択回路とデータレジスタとを削除することがで
きるので、書込みデータ縮退回路のハードウェア量を削
減することができる。
第２の書込みアドレスとの一致がアドレス−数構出回路
２で検出された場合に、第１および第２の書込みアドレ
スに夫々対応する二語のデータのうち、第１の書込みデ
ータをデータバッファ４〜７に格納し、第２の書込みデ
ータをバイト毎に比較して書込みの有効性を示す書込み
有効指示ビット１０４が有効を示すバイトを書込み制御
信号１０５〜１０８によって第１の書込みデータ上に上
書きするようにすることによって、従来使用されていた
データ選択回路とデータレジスタとを削除することがで
きるので、書込みデータ縮退回路のハードウェア量を削
減することができる。
発明の詳細
な説明したように本発明によれば、連続して書込まれる
第１および第２の書込みアドレスが一致しているとき、
それら第１および第２の書込みアドレスに夫々対応する
書込みデータの有効ビットに応じてデータバッファへの
書込みを制御するようにすることによって、ハードウェ
ア量を削減することができるという効果がある。
第１および第２の書込みアドレスが一致しているとき、
それら第１および第２の書込みアドレスに夫々対応する
書込みデータの有効ビットに応じてデータバッファへの
書込みを制御するようにすることによって、ハードウェ
ア量を削減することができるという効果がある。
第１図は本発明の一実施例の回路構成図である。
主要部分の符号の説明
１・・・・・・アドレスレジスタ
２・・・・・・アドレス−数構出回路
３・・・・・・書込み制御回路
４〜７・・・・・・データバッファ
Claims (1)
- （１）連続して書込まれる第１および第２の書込みアド
レスが一致しているか否かを検出する検出手段と、前記
第１および第２の書込みアドレスに夫々対応する第１お
よび第２の書込みデータを格納するデータバッファと、
前記検出手段により一致が検出されたとき、前記第１お
よび第２の書込みデータに付加され、前記第１および第
２の書込みデータの有効性を示す有効ビットに応じて前
記データバッファへの前記第１および第２の書込みデー
タの書込みを制御する制御手段とを有することを特徴と
する書込みデータ縮退回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27217689A JPH03132851A (ja) | 1989-10-19 | 1989-10-19 | 書込みデータ縮退回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27217689A JPH03132851A (ja) | 1989-10-19 | 1989-10-19 | 書込みデータ縮退回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03132851A true JPH03132851A (ja) | 1991-06-06 |
Family
ID=17510138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27217689A Pending JPH03132851A (ja) | 1989-10-19 | 1989-10-19 | 書込みデータ縮退回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03132851A (ja) |
-
1989
- 1989-10-19 JP JP27217689A patent/JPH03132851A/ja active Pending
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