JPS6184867A - Ｉｇｆｅｔの製造方法 - Google Patents
Ｉｇｆｅｔの製造方法Info
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- JPS6184867A JPS6184867A JP60214398A JP21439885A JPS6184867A JP S6184867 A JPS6184867 A JP S6184867A JP 60214398 A JP60214398 A JP 60214398A JP 21439885 A JP21439885 A JP 21439885A JP S6184867 A JPS6184867 A JP S6184867A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/01—Manufacture or treatment
- H10D12/031—Manufacture or treatment of IGBTs
- H10D12/032—Manufacture or treatment of IGBTs of vertical IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/441—Vertical IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
- H10D64/251—Source or drain electrodes for field-effect devices
- H10D64/252—Source or drain electrodes for field-effect devices for vertical or pseudo-vertical devices
- H10D64/2527—Source or drain electrodes for field-effect devices for vertical or pseudo-vertical devices for vertical devices wherein the source or drain electrodes are recessed in semiconductor bodies
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の背景〕
この発明は、金属酸化物半導体電界効果トランジスタ（
以下ＭＯ８ＦＥＴと称する）のような絶縁ゲート電界効
果トランジスタ（以下ＩＧＦＥＴと称する）に関する。
以下ＭＯ８ＦＥＴと称する）のような絶縁ゲート電界効
果トランジスタ（以下ＩＧＦＥＴと称する）に関する。
すなわち、この発明は半導体ウェハの一方の面にソース
およびゲート電極が配置され、反対側の面にドレン電極
が配置された縦型ＭＯ８ＦＦＩ：ＴＫ閃し、特に導電度
変調ＦＥＴ（以下Ｃ０ＭＦＥＴと称する）のような縦型
２重拡散ＭＯ８ＦＥＴ （以下ＶＤＭＯ８、！：称する
＞Ｋ。
およびゲート電極が配置され、反対側の面にドレン電極
が配置された縦型ＭＯ８ＦＦＩ：ＴＫ閃し、特に導電度
変調ＦＥＴ（以下Ｃ０ＭＦＥＴと称する）のような縦型
２重拡散ＭＯ８ＦＥＴ （以下ＶＤＭＯ８、！：称する
＞Ｋ。
関する。
ＶＤＭＯ８装置は交互に導電型が変るソース、基体、ド
レンの各領域を半導体ウェハ内に直列に配置したもので
、その基体領域はウエハ面に隣接して配置され、ソース
およびドレン領域はウエハ表面の基体領域にチャンネル
領域の長さと幅を画定するように設けられている。Ｖ
Ｄ ＩＶＩ ＯＳという用語はこの装置の製造方法に由
来しており、その方法は、半導体ウエハ面にドレン領域
を設け、そのドレン領域の一部にマスク開孔を介して基
体領域用ドーグ剤とソース領域用ドープ剤を通常順次拡
散する各段階からなる。
レンの各領域を半導体ウェハ内に直列に配置したもので
、その基体領域はウエハ面に隣接して配置され、ソース
およびドレン領域はウエハ表面の基体領域にチャンネル
領域の長さと幅を画定するように設けられている。Ｖ
Ｄ ＩＶＩ ＯＳという用語はこの装置の製造方法に由
来しており、その方法は、半導体ウエハ面にドレン領域
を設け、そのドレン領域の一部にマスク開孔を介して基
体領域用ドーグ剤とソース領域用ドープ剤を通常順次拡
散する各段階からなる。
ウェハ表面にはチャンネル領域に跨って絶縁ゲート電極
が設けられ、装置の動作中にこれに特定の聞直電圧より
大きな電圧を印加すると、チャンネル領域のウェハ表面
に隣接する部分における基体の導電型が反転し、これに
よってソース領域とドレン領域の間にｆＢ子または正孔
、Ｅ流を流す反転チャンネルと称するものが形成される
。従って、装置の動作はゲートに印加される電圧によっ
て電子まだは正孔の流れが選択的に変調される→÷中゛
−ユニポーラ 型のものとして説明される。通常のＶＤＭＯ８の構造お
よび処理についてのこれ以上の細部は米国特許第４．１
４５．７００号および第４ 、０７２ 、９７５号の各
明細書に記載されている。
が設けられ、装置の動作中にこれに特定の聞直電圧より
大きな電圧を印加すると、チャンネル領域のウェハ表面
に隣接する部分における基体の導電型が反転し、これに
よってソース領域とドレン領域の間にｆＢ子または正孔
、Ｅ流を流す反転チャンネルと称するものが形成される
。従って、装置の動作はゲートに印加される電圧によっ
て電子まだは正孔の流れが選択的に変調される→÷中゛
−ユニポーラ 型のものとして説明される。通常のＶＤＭＯ８の構造お
よび処理についてのこれ以上の細部は米国特許第４．１
４５．７００号および第４ 、０７２ 、９７５号の各
明細書に記載されている。
Ｃ０ＭＦＥＴはＶＤＭＯ３装置の変形で、ドレン領域に
隣接してこれと反対の導電型の第４番目の半導体領域を
含んでいる。この第４番目の半導体領域は、陽極領域と
称することもあり、装置の動作中電荷キャリヤの供給源
となってこれに隣接するドレン領域の導電度を変調する
働らきをする。
隣接してこれと反対の導電型の第４番目の半導体領域を
含んでいる。この第４番目の半導体領域は、陽極領域と
称することもあり、装置の動作中電荷キャリヤの供給源
となってこれに隣接するドレン領域の導電度を変調する
働らきをする。
Ｃ０ＭＦＥＴ装置の大きな特徴の１っけ同じ構造の３層
ＶＤＭＯ８ＦＥＴに比して動作抵抗が極めて低いことで
ある。Ｃ０ＭＦＥＴの構造の詳細は米国特許第４，３６
４，０７３号の明細書に記・載されている。
ＶＤＭＯ８ＦＥＴに比して動作抵抗が極めて低いことで
ある。Ｃ０ＭＦＥＴの構造の詳細は米国特許第４，３６
４，０７３号の明細書に記・載されている。
ＭＯ３Ｆ’ＥＴの３層ソース／基体／ドレンｔ→１４造
には本来寄生ｎｐｎまたはｐｎｐバイポーラトランジス
タが備わっていて、ソース／基体／ドレンＱのＭＯＳＦ
ＥＴの構造はエミッタ／ベース／コレクタ型の寄生バイ
ポーラ構造に対応する。ＭＯＳＦＥＴの動作中にエミッ
タ、ベース間ｐ ｎ 接合が順バイアスされると、寄生
バイポーラトランジスタが導通するが、これはＭＯＳＦ
ＥＴの性能に有害のため、寄生バイポーラトランジスタ
の利得を下げるだめの種々の努力が払われてきた。この
努力の１例は上記米国特許第４ 、０７２ 、９７５号
明細書の他特願昭６０−３４２８５号の明、細部にも記
載されている。
には本来寄生ｎｐｎまたはｐｎｐバイポーラトランジス
タが備わっていて、ソース／基体／ドレンＱのＭＯＳＦ
ＥＴの構造はエミッタ／ベース／コレクタ型の寄生バイ
ポーラ構造に対応する。ＭＯＳＦＥＴの動作中にエミッ
タ、ベース間ｐ ｎ 接合が順バイアスされると、寄生
バイポーラトランジスタが導通するが、これはＭＯＳＦ
ＥＴの性能に有害のため、寄生バイポーラトランジスタ
の利得を下げるだめの種々の努力が払われてきた。この
努力の１例は上記米国特許第４ 、０７２ 、９７５号
明細書の他特願昭６０−３４２８５号の明、細部にも記
載されている。
Ｃ０ＭＦＥＴにおいて寄生パイボーラトラノジスタの利
得を下げることは、寄生ｎｐｎｐまたはｐｎｐｎサイリ
スタのラッチアップを防ぐためソース／基体／ドレン型
バイポーラトランジスタの利得と陽極／ドレン／基体型
寄生バイポーラトランジスタの利得の和を１未満に維持
する必要がある点で特に重要である。もしラッチアップ
が生じるとゲート制御が失なわれて装置はもはやＣ０Ｍ
ＦＥＴとして動作しなくなる。
得を下げることは、寄生ｎｐｎｐまたはｐｎｐｎサイリ
スタのラッチアップを防ぐためソース／基体／ドレン型
バイポーラトランジスタの利得と陽極／ドレン／基体型
寄生バイポーラトランジスタの利得の和を１未満に維持
する必要がある点で特に重要である。もしラッチアップ
が生じるとゲート制御が失なわれて装置はもはやＣ０Ｍ
ＦＥＴとして動作しなくなる。
この発明はこのＣ０ＭＦＥＴにおけるラッチアップの発
生を抑制すると共に３層Ｖ Ｄ Ｍ ＯＳ装置における
寄生バイポーラトランジスタの影響ヲ減じるためになさ
れたものである。
生を抑制すると共に３層Ｖ Ｄ Ｍ ＯＳ装置における
寄生バイポーラトランジスタの影響ヲ減じるためになさ
れたものである。
寄生バイポーラ効果を減じだＩＧＦＥＴはその 。
表面に第１の導電型のドレン領域を有する半導体ウェハ
を含み、その表面の一部から内部に第２の導電型の基体
領域を拡散して、基体／ドレンｐｎ接合を形成した後、
その基゛体領域の境界内にウェハ表面から第１の導電型
のソース領域を拡散してその表面から所定の深さに沈ん
だソース／基体ｐｎ接合を形成する。このソース／基体
ｐｎ接合は基体／ドレンｐｎ接合から離れてウェハ表面
の基体領域内にチャンネル領域を画定する。このウェハ
表面上に所定の深さのソース／基体ｐｎ接合と接触する
アルミニウム層が形成され、ソース／基体ｐｎ接合が装
置の動作時に順バイアスされるのを防いでいる。
を含み、その表面の一部から内部に第２の導電型の基体
領域を拡散して、基体／ドレンｐｎ接合を形成した後、
その基゛体領域の境界内にウェハ表面から第１の導電型
のソース領域を拡散してその表面から所定の深さに沈ん
だソース／基体ｐｎ接合を形成する。このソース／基体
ｐｎ接合は基体／ドレンｐｎ接合から離れてウェハ表面
の基体領域内にチャンネル領域を画定する。このウェハ
表面上に所定の深さのソース／基体ｐｎ接合と接触する
アルミニウム層が形成され、ソース／基体ｐｎ接合が装
置の動作時に順バイアスされるのを防いでいる。
図に示すように、この発明を含むＶ Ｄ Ｍ ＯＳ装置
１０は例えば３層ＭＯ８ＦＥＴまたは４ノラＣＯＭＦＥ
Ｔである。説明を明確にするだめ、この発明をＮチャン
ネルＶＤＭＯ３装置に実施しだ場合を引用するが、全て
の導電型を反転してｐチャンネルＶ Ｄ Ｍ ＯＳ装置
を形成することもできることを理解されたい。この装置
１０は第１および第２の主表面１４．１６を持つ半導体
ウエハ１２を含み、その第２の主表面１６の全面に比較
的高導電度のｎ型まだはｐ型の領域１８が配置されてい
る。領域１８は３層＋ ｎチャンネルＭＯＳＦＥＴではｎ型材料から成り、ドレ
ン領域と呼ばれるが、ｎチャンネルＣＱ Ｍ ＦＥＴで
はｐ型材料から成り、陽極領域と呼ばれる。
１０は例えば３層ＭＯ８ＦＥＴまたは４ノラＣＯＭＦＥ
Ｔである。説明を明確にするだめ、この発明をＮチャン
ネルＶＤＭＯ３装置に実施しだ場合を引用するが、全て
の導電型を反転してｐチャンネルＶ Ｄ Ｍ ＯＳ装置
を形成することもできることを理解されたい。この装置
１０は第１および第２の主表面１４．１６を持つ半導体
ウエハ１２を含み、その第２の主表面１６の全面に比較
的高導電度のｎ型まだはｐ型の領域１８が配置されてい
る。領域１８は３層＋ ｎチャンネルＭＯＳＦＥＴではｎ型材料から成り、ドレ
ン領域と呼ばれるが、ｎチャンネルＣＱ Ｍ ＦＥＴで
はｐ型材料から成り、陽極領域と呼ばれる。
ｎチャンネルＣ０ＭＦＥＴ構造では、図に点線で示すよ
うに陽極領域１８上にｎ型ドレン領域２０が付加され、
そのｎ型ドレン領域２０に隣接して、或いは領域２０が
ないときは比較的高導電度の領域１８に隣接して、第１
の主表面１４の方向に拡るｎ−型延長ドし７頑域２２が
ある。
うに陽極領域１８上にｎ型ドレン領域２０が付加され、
そのｎ型ドレン領域２０に隣接して、或いは領域２０が
ないときは比較的高導電度の領域１８に隣接して、第１
の主表面１４の方向に拡るｎ−型延長ドし７頑域２２が
ある。
第１の主表面１４からウェハ１２内にｐ−型基体領域２
４が拡ってｎ−型延長ドレン領域２２との境界に基体／
ドレノｐｎ接合２６を形成している。推奨実施例では、
基体領域２４を主表面１４０選ばれた部分からウェハ内
に拡散させて、その基体／ドレンｐｎ接合２６が６角形
または４角形のような正多角形の形で主表面１４と交わ
るようにしである。その基体領域２４の境界内の第１の
主表面１４からウェハ１２内に＋ ｎ型ソース領域２８が拡がり、基体領域２４との境界で
ソース／基体ｐｎ接合３０を形成している。このソース
／基体ｐｎ接合３０は、第１の主表面１４で基体／ドレ
ンｐｎ接合２６から離れてその主表面１４で基体２４内
にチャンネル領域３２の長さと幅を画定している。ソー
ス領域２８の形状は一般に環状であるが円形ではない。
４が拡ってｎ−型延長ドレン領域２２との境界に基体／
ドレノｐｎ接合２６を形成している。推奨実施例では、
基体領域２４を主表面１４０選ばれた部分からウェハ内
に拡散させて、その基体／ドレンｐｎ接合２６が６角形
または４角形のような正多角形の形で主表面１４と交わ
るようにしである。その基体領域２４の境界内の第１の
主表面１４からウェハ１２内に＋ ｎ型ソース領域２８が拡がり、基体領域２４との境界で
ソース／基体ｐｎ接合３０を形成している。このソース
／基体ｐｎ接合３０は、第１の主表面１４で基体／ドレ
ンｐｎ接合２６から離れてその主表面１４で基体２４内
にチャンネル領域３２の長さと幅を画定している。ソー
ス領域２８の形状は一般に環状であるが円形ではない。
ソース／基体ｐｎ接合３０の外部は、基体／ドレンｐｎ
接合２６と同様の正多角形の形状で主表面１４と交わっ
ている。環状ソース領域２８によって包囲された基体領
域２４の中央部には、その主表面１４からｐ型相補基体
碩域３４が入り込んでいる。
接合２６と同様の正多角形の形状で主表面１４と交わっ
ている。環状ソース領域２８によって包囲された基体領
域２４の中央部には、その主表面１４からｐ型相補基体
碩域３４が入り込んでいる。
チャンネル領域３２上の第１の表面１４には、その上の
ゲート絶縁物３６とさらにその上のゲート電極３８とを
含む絶縁ゲート電極が配置されている。ゲート絶縁物３
６は一般に厚さ約５００〜２０００人のノリコン酸化物
から成り、ゲート電＠３８は一般にドーグされた多結晶
シリコンから成る。このゲート電極３８上にはこれをそ
の上層から電気的に絶縁するために燐珪酸ガラス、硼珪
酸ガラスまたは燐硼珪酸ガラスのような珪ポガラスを一
般に含む絶縁層４０が被覆されている。この絶縁層４０
上にはアルミニウムのソース電極４２が被覆され、第１
の主表面１４に接触してソース領域２８および基体領域
２４との接触を形成している。第２の主表面１６上の高
導電 ・度碩域１８にはドレン電極４４が接触してい
る。
ゲート絶縁物３６とさらにその上のゲート電極３８とを
含む絶縁ゲート電極が配置されている。ゲート絶縁物３
６は一般に厚さ約５００〜２０００人のノリコン酸化物
から成り、ゲート電＠３８は一般にドーグされた多結晶
シリコンから成る。このゲート電極３８上にはこれをそ
の上層から電気的に絶縁するために燐珪酸ガラス、硼珪
酸ガラスまたは燐硼珪酸ガラスのような珪ポガラスを一
般に含む絶縁層４０が被覆されている。この絶縁層４０
上にはアルミニウムのソース電極４２が被覆され、第１
の主表面１４に接触してソース領域２８および基体領域
２４との接触を形成している。第２の主表面１６上の高
導電 ・度碩域１８にはドレン電極４４が接触してい
る。
この発明の方法では、アルミニウムのソース電極４２を
これがウェハ１２内に少なくともソース／基体ｐｎ接合
３０の深さまで進入してｐ型の基体領域２４に接触する
ようにすることが肝要である。このアルミニウムの進入
部図中に４３で示されている。
これがウェハ１２内に少なくともソース／基体ｐｎ接合
３０の深さまで進入してｐ型の基体領域２４に接触する
ようにすることが肝要である。このアルミニウムの進入
部図中に４３で示されている。
このアルミニウムの進入現象の詳細は米国特許第３．６
０９，４７０号明細書に記載されている。この発明では
アルミニウムがチャンネル領域３２に有害な影響を与え
ずにできるだけ大きな面積でソース／基体ｐｎ接合を貫
通してこれに接触することが望ましい。進入の深さが最
適の場合、このアルミニウム進入部４３はソース／基体
ｐｎ接合３０を貫通するが、基体領域２４内には余り進
入しない。
０９，４７０号明細書に記載されている。この発明では
アルミニウムがチャンネル領域３２に有害な影響を与え
ずにできるだけ大きな面積でソース／基体ｐｎ接合を貫
通してこれに接触することが望ましい。進入の深さが最
適の場合、このアルミニウム進入部４３はソース／基体
ｐｎ接合３０を貫通するが、基体領域２４内には余り進
入しない。
アルミニウム進入部は、ソース電極４２の被着中または
彼着装に装置を熱処理することによって形成される。推
奨実施例では、アルミニウムのソース成極４２が蒸着や
スパツタリングのような通常の蒸着手段によって被着さ
れだ後約４００〜４５０℃で約１５分ないし１時間熱処
理され、これによって主表面１４から約０．５〜１．５
μｍ入り込んだアルミニウム進入部４３が形成される。
彼着装に装置を熱処理することによって形成される。推
奨実施例では、アルミニウムのソース成極４２が蒸着や
スパツタリングのような通常の蒸着手段によって被着さ
れだ後約４００〜４５０℃で約１５分ないし１時間熱処
理され、これによって主表面１４から約０．５〜１．５
μｍ入り込んだアルミニウム進入部４３が形成される。
１ 、５ ｆｍがこの熱処理によるほぼ最大の進入距離
であるので、装置の他の処理によってソース／基体ｐｎ
接合３０の主表面１４からの深さが絶対に１．５μｍ未
満になるようにしなければならない。この推奨実施例で
は、ソース／基体ｐｎ接合３０の深さは１μｍ未満がよ
く、約０．５μｍ未満が最適である。これはソース領域
の深さが１μｍ以上ある通常の装置に比較して浅いが、
この比較的浅いソース／基体ｐｎ接合の深さを制御でき
るようにするにはソース領域２８用のｎ型ドープ剤とし
て砒素を用いることが望ま゛しい。砒素に代えて燐をｎ
型ソースドープ剤に用いることもできるが、拡散を１μ
ｍ以下に制御するのが困難になる。
であるので、装置の他の処理によってソース／基体ｐｎ
接合３０の主表面１４からの深さが絶対に１．５μｍ未
満になるようにしなければならない。この推奨実施例で
は、ソース／基体ｐｎ接合３０の深さは１μｍ未満がよ
く、約０．５μｍ未満が最適である。これはソース領域
の深さが１μｍ以上ある通常の装置に比較して浅いが、
この比較的浅いソース／基体ｐｎ接合の深さを制御でき
るようにするにはソース領域２８用のｎ型ドープ剤とし
て砒素を用いることが望ま゛しい。砒素に代えて燐をｎ
型ソースドープ剤に用いることもできるが、拡散を１μ
ｍ以下に制御するのが困難になる。
この装置１０の製造において、絶縁ゲート電画は、１１
主表面１４にソース領域２８と基本領域２４の位ｌａ決
めをするマスクの動きをする。一般に絶縁ゲート電極は
孔あき層の形をしており、基体領域とソース領域のドー
プ剤がこの開孔を介してウェハ１２内に導入される。こ
の絶縁ゲート電極の開孔を図に符号４６で示す。この発
明の進入部形成効果を最大にするという観点から見ると
、第１主表面１４上のソース電極４２の接触領域は、チ
ャンネル領域３２からできるだけ離れた点でソース／基
体ｐｎ接合３０の上に来る必要がある。これによって上
述の熱処理後アルミニウム進入部４３が接触するソース
／基本ｐｎ接合３０の面積が最大になる。
主表面１４にソース領域２８と基本領域２４の位ｌａ決
めをするマスクの動きをする。一般に絶縁ゲート電極は
孔あき層の形をしており、基体領域とソース領域のドー
プ剤がこの開孔を介してウェハ１２内に導入される。こ
の絶縁ゲート電極の開孔を図に符号４６で示す。この発
明の進入部形成効果を最大にするという観点から見ると
、第１主表面１４上のソース電極４２の接触領域は、チ
ャンネル領域３２からできるだけ離れた点でソース／基
体ｐｎ接合３０の上に来る必要がある。これによって上
述の熱処理後アルミニウム進入部４３が接触するソース
／基本ｐｎ接合３０の面積が最大になる。
さらに、この発明を実施するときはｐ型の基体領域２４
のドープ剤濃度を調節してソース領域２８の比較的浅い
拡散に対して装置の闇値電圧を補償する必要がある。す
なわち、ソース領域を比較的浅くする拡散では、横方向
の拡散距離も比較的短かくなる。閾値電圧（すなわち反
転チャンネルが形成されている所の電圧）は、チャンネ
ル領域３２に隣接するソース／基体ｐｎ接合３０のキャ
リヤ濃度によって制御されるので、ソース／基体ｐｎ接
合３０の基体領域２４内のｐ型ドープ剤濃度はソース領
域２８のｎ型ドーグ剤の横方向拡散距離の減少と均衡す
るように減じる必要がある。
のドープ剤濃度を調節してソース領域２８の比較的浅い
拡散に対して装置の闇値電圧を補償する必要がある。す
なわち、ソース領域を比較的浅くする拡散では、横方向
の拡散距離も比較的短かくなる。閾値電圧（すなわち反
転チャンネルが形成されている所の電圧）は、チャンネ
ル領域３２に隣接するソース／基体ｐｎ接合３０のキャ
リヤ濃度によって制御されるので、ソース／基体ｐｎ接
合３０の基体領域２４内のｐ型ドープ剤濃度はソース領
域２８のｎ型ドーグ剤の横方向拡散距離の減少と均衡す
るように減じる必要がある。
アルミニウム進入部４３はＶＤＭＯ３装置１０のｎｐｎ
型ソース／基体／ドレ／構造に対応する寄生バイポーラ
トランジスタの順方向−流利得αを効果的に減少させる
。この発明を含む装置をアルミニウム進入部を設けない
装置と比較すると、進入部を設けない装置でばαが約０
．９であるが、典型的な進入部を設けた装置ではαが０
．２５以下となることが観測され、ＣＯＭ Ｆ Ｅ Ｔ
にこの発明を実施するとアルミニウム進入部がランチア
ンプ電流を１００倍までも増加させることが観測された
。
型ソース／基体／ドレ／構造に対応する寄生バイポーラ
トランジスタの順方向−流利得αを効果的に減少させる
。この発明を含む装置をアルミニウム進入部を設けない
装置と比較すると、進入部を設けない装置でばαが約０
．９であるが、典型的な進入部を設けた装置ではαが０
．２５以下となることが観測され、ＣＯＭ Ｆ Ｅ Ｔ
にこの発明を実施するとアルミニウム進入部がランチア
ンプ電流を１００倍までも増加させることが観測された
。
さらに、この発明の方法では、アルミニウム進入部４３
が基体領域２４とソース／基体ｐｎ接合の双方に接触を
形成してｐ型基体領域２４をソース電槙４２に接続する
ため、ｐ型の補充用基体領域３４の必要がなくなること
もある。さらにまたこの発明の方法では、ソース領域２
８を環状とする必要がないため、これをさらに簡単な形
にすることもできる。
が基体領域２４とソース／基体ｐｎ接合の双方に接触を
形成してｐ型基体領域２４をソース電槙４２に接続する
ため、ｐ型の補充用基体領域３４の必要がなくなること
もある。さらにまたこの発明の方法では、ソース領域２
８を環状とする必要がないため、これをさらに簡単な形
にすることもできる。
アルミニウム進入部４３はソース／基体ｐｎ接合３０の
深さに入り込んでいるので、基体領域２４を第１主表面
１４でソース電極に接続するための補充領域３４の必要
もなくなる。
深さに入り込んでいるので、基体領域２４を第１主表面
１４でソース電極に接続するための補充領域３４の必要
もなくなる。
最後に、この発明をＶＤＭＯ８装置について説明したが
、ＩＧＦＥＴと同様に横型ＭＯ８装置にも容易に適用し
得ることを理解すべきである。
、ＩＧＦＥＴと同様に横型ＭＯ８装置にも容易に適用し
得ることを理解すべきである。
図はこの発明を宮むＶＤＭＯ８の断面図である。
１２・・・ウェハ、１４・・・ウエハ１面、２２・・・
ドレン、２４・・・基体、２６・・・基体／ドレンｐｎ
接合、２８・・・ソース、３０・・・ソース／基体ｐｎ
接合、３２・・・チャンネル。
ドレン、２４・・・基体、２６・・・基体／ドレンｐｎ
接合、２８・・・ソース、３０・・・ソース／基体ｐｎ
接合、３２・・・チャンネル。
Claims (1)
- （１）半導体ウェハの表面に隣接して第１の導電型のド
レン領域を設ける段階と、その表面の一部から上記ウェ
ハ内に第２の導電型の基体領域を拡散して基体／ドレン
ｐｎ接合を形成する段階と、上記基体領域の境界内に第
１の導電型のソース領域を拡散して上記ウェハの表面か
ら所定の深さに沈み、上記基体／ドレン接合から離れて
そのウエハ表面の上記基体領域内にチャンネル領域を限
定するソース／基体ｐｎ接合を形成する段階と、上記ウ
ェハ表面に上記所定の深さの上記ソース／基体接合に接
触するアルミニウム層を形成して、装置の動作中に上記
ソース／基体ｐｎ接合が順バイアスされるのを防ぐよう
にする段階とを含むＩＧＦＥＴの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US65510984A | 1984-09-27 | 1984-09-27 | |
| US655109 | 1996-05-29 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6184867A true JPS6184867A (ja) | 1986-04-30 |
Family
ID=24627549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60214398A Pending JPS6184867A (ja) | 1984-09-27 | 1985-09-26 | Ｉｇｆｅｔの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JPS6184867A (ja) |
| DE (1) | DE3533808A1 (ja) |
| FR (1) | FR2570880A1 (ja) |
| GB (1) | GB2165091B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH01181571A (ja) * | 1988-01-11 | 1989-07-19 | Nippon Denso Co Ltd | 導電変調型ｍｏｓｆｅｔ |
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Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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| GB2193597A (en) * | 1986-08-08 | 1988-02-10 | Philips Electronic Associated | Method of manufacturing a vertical DMOS transistor |
| JPS63302535A (ja) * | 1987-06-03 | 1988-12-09 | Mitsubishi Electric Corp | ガリウム砒素集積回路 |
| JP2510710B2 (ja) * | 1988-12-13 | 1996-06-26 | 三菱電機株式会社 | 絶縁体基板上の半導体層に形成されたｍｏｓ型電界効果トランジスタ |
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| FI131276B1 (en) * | 2023-07-17 | 2025-01-22 | Kyocera Tech Oy | IMPLEMENTATIONS TO SILICON |
| CN117238969A (zh) * | 2023-11-13 | 2023-12-15 | 深圳基本半导体有限公司 | 碳化硅mosfet器件及其制备方法与应用 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS5363983A (en) * | 1976-11-19 | 1978-06-07 | Toshiba Corp | Semiconductor device |
| JPS543480A (en) * | 1977-06-09 | 1979-01-11 | Fujitsu Ltd | Manufacture of semiconductor device |
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-
1985
- 1985-09-19 FR FR8513907A patent/FR2570880A1/fr active Pending
- 1985-09-21 DE DE19853533808 patent/DE3533808A1/de not_active Withdrawn
- 1985-09-25 GB GB08523651A patent/GB2165091B/en not_active Expired
- 1985-09-26 JP JP60214398A patent/JPS6184867A/ja active Pending
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| Publication number | Publication date |
|---|---|
| GB2165091A (en) | 1986-04-03 |
| FR2570880A1 (fr) | 1986-03-28 |
| GB8523651D0 (en) | 1985-10-30 |
| DE3533808A1 (de) | 1986-04-03 |
| GB2165091B (en) | 1988-04-20 |
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