JPH01181571A - 導電変調型ｍｏｓｆｅｔ - Google Patents
導電変調型ｍｏｓｆｅｔInfo
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- JPH01181571A JPH01181571A JP63003600A JP360088A JPH01181571A JP H01181571 A JPH01181571 A JP H01181571A JP 63003600 A JP63003600 A JP 63003600A JP 360088 A JP360088 A JP 360088A JP H01181571 A JPH01181571 A JP H01181571A
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- Japan
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- emitter electrode
- conductivity type
- semiconductor
- hole
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/441—Vertical IGBTs
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
この発明は、例えば電力用のスイッチング素子として用
いられるようになる絶縁ゲート型バイポーラトランジス
タ（Ｉ ｎ５ｕｌａｔｅｄ Ｇ ａｔｅ Ｂ １ｐ
ｏｌａｒ Ｔ ｒａｎｓｌｓｔｏｒ ： Ｉ Ｇ Ｂ
Ｔ）で構成される導電変調型ＭＯ３ＦＥＴに関する。
いられるようになる絶縁ゲート型バイポーラトランジス
タ（Ｉ ｎ５ｕｌａｔｅｄ Ｇ ａｔｅ Ｂ １ｐ
ｏｌａｒ Ｔ ｒａｎｓｌｓｔｏｒ ： Ｉ Ｇ Ｂ
Ｔ）で構成される導電変調型ＭＯ３ＦＥＴに関する。
［従来の技術］
電力用のスイッチング素子としては、高耐圧と同時にオ
ン抵抗が低い状態とされる条件が両立されることが要求
されているもので、このような条件を満足させる素子と
して、導電変調型ＭＯ８ＦＥＴとされる絶縁ゲート型バ
イポーラトランジスタ（以下Ｉ ＧＢＴと略称する）が
開発されている。
ン抵抗が低い状態とされる条件が両立されることが要求
されているもので、このような条件を満足させる素子と
して、導電変調型ＭＯ８ＦＥＴとされる絶縁ゲート型バ
イポーラトランジスタ（以下Ｉ ＧＢＴと略称する）が
開発されている。
しかしこのＩＧＢＴは、素子内部に寄生サイリスタを有
しているものであり、コレクタ電流が大きくなると上記
寄生サイリスクがオンし、ゲートに印加される電圧を変
化させるようにしても、コレクタ電流が制御されないよ
うになるラッチアップ現象が生ずる。
しているものであり、コレクタ電流が大きくなると上記
寄生サイリスクがオンし、ゲートに印加される電圧を変
化させるようにしても、コレクタ電流が制御されないよ
うになるラッチアップ現象が生ずる。
このような問題点を解決するために、例えば特開昭６０
−１９６９７４号に示されるように、ソース領域の直下
に高濃度の不純物層を形成するようにしている。また、
東芝レビューの４０巻５号（１９８５年）第４２７厩に
示されているように、中性子線あるいは電子線を照射す
る等の対策が考えられている。
−１９６９７４号に示されるように、ソース領域の直下
に高濃度の不純物層を形成するようにしている。また、
東芝レビューの４０巻５号（１９８５年）第４２７厩に
示されているように、中性子線あるいは電子線を照射す
る等の対策が考えられている。
しかし、このような手段によっては、ラッチアップ現象
が発生するときのコレクタ電流（ラッチアップ電流）は
大きくなるものであるが、同時に° オン抵抗も大きく
なる。そして、この素子のオン抵抗とラッチアップ電流
との関係は、索子作成条件によって相違するようになり
、素子作成者によって決定されるような状態となってし
まう。
が発生するときのコレクタ電流（ラッチアップ電流）は
大きくなるものであるが、同時に° オン抵抗も大きく
なる。そして、この素子のオン抵抗とラッチアップ電流
との関係は、索子作成条件によって相違するようになり
、素子作成者によって決定されるような状態となってし
まう。
［発明が解決しようとする課題］
この発明は上記のような点に鑑みなされたもので、オン
抵抗に影響を与えることなく、ラッチアップ現象の発生
が効果的に防止されるようにする導電変調型ＭＯ８ＦＥ
Ｔを提供しようとするものである。
抵抗に影響を与えることなく、ラッチアップ現象の発生
が効果的に防止されるようにする導電変調型ＭＯ８ＦＥ
Ｔを提供しようとするものである。
またこの発明にあっては、オン抵抗とラッチアップ電流
との相互関係が任意に選定できるようにすると共に、ラ
ッチアップ現象によって素子が破壊されることを確実に
防止できるようにした自己診断機能が設定できるように
する導電変調型ＭＯ３ＦＥＴを提供することにある。
との相互関係が任意に選定できるようにすると共に、ラ
ッチアップ現象によって素子が破壊されることを確実に
防止できるようにした自己診断機能が設定できるように
する導電変調型ＭＯ３ＦＥＴを提供することにある。
［課題を解決するための手段］
すなわち、この発明に係る導電変調型ＭＯＳＦＥＴにあ
っては、第１の導電型の半導体基板上に低不純物濃度の
第２の導電型のボディを形成すると共に、このボディの
表面に第１の導電型のベース層を形成し、このベース層
表面にチャネル領域を残すようにして第２の導電型のソ
ース層を形成するようにした導電変調型ＭＯ３ＦＥＴに
おいて、上記チャネル領域に対応してゲート絶縁層を介
してゲート電極が設定されるようにし、さらに上記ボデ
ィ層表面に正孔エミッタ電極を形成すると共に、ソース
層表面に電子エミッタ電極が形成されるようにするもの
である。
っては、第１の導電型の半導体基板上に低不純物濃度の
第２の導電型のボディを形成すると共に、このボディの
表面に第１の導電型のベース層を形成し、このベース層
表面にチャネル領域を残すようにして第２の導電型のソ
ース層を形成するようにした導電変調型ＭＯ３ＦＥＴに
おいて、上記チャネル領域に対応してゲート絶縁層を介
してゲート電極が設定されるようにし、さらに上記ボデ
ィ層表面に正孔エミッタ電極を形成すると共に、ソース
層表面に電子エミッタ電極が形成されるようにするもの
である。
また上記正孔エミッタ電極は接地されるようにし、この
正孔エミッタ電極と電子エミッタ電極が抵抗回路を介し
て接続されるようにしているものであり、また上記正孔
エミッタ電流および電子エミッタ電流の相対関係を監視
できるようにしている。
正孔エミッタ電極と電子エミッタ電極が抵抗回路を介し
て接続されるようにしているものであり、また上記正孔
エミッタ電流および電子エミッタ電流の相対関係を監視
できるようにしている。
〔作用］
上記のように構成されるゲート絶縁型バイポーラトラン
ジスタにあっては、ベース層およびソース層それぞれに
独立的に正孔エミッタ電極および電子エミッタ電極が形
成されるようになるものであるため、電子の流れが電子
エミッタ電極からソース層およびチャネル領域を介して
半導体層に向けて設定されるようになり、また正孔電流
の流れが半導体層からボディ層を介して正孔エミッタ電
極に向けて設定されるようになるものであり、素子外部
に正孔電流および電子電流を分離して取り出すことがで
きるようになる。したがって、正孔エミッタ電極と電子
エミッタ電極とを接続する抵抗回路の値に対応してラッ
チアップ現象が発生するときのコレクタ電流が増加でき
るようになるものであり、また上記正孔電流と電子電流
との相対関係からラッチアップ現象の発生が検知される
ようになる。
ジスタにあっては、ベース層およびソース層それぞれに
独立的に正孔エミッタ電極および電子エミッタ電極が形
成されるようになるものであるため、電子の流れが電子
エミッタ電極からソース層およびチャネル領域を介して
半導体層に向けて設定されるようになり、また正孔電流
の流れが半導体層からボディ層を介して正孔エミッタ電
極に向けて設定されるようになるものであり、素子外部
に正孔電流および電子電流を分離して取り出すことがで
きるようになる。したがって、正孔エミッタ電極と電子
エミッタ電極とを接続する抵抗回路の値に対応してラッ
チアップ現象が発生するときのコレクタ電流が増加でき
るようになるものであり、また上記正孔電流と電子電流
との相対関係からラッチアップ現象の発生が検知される
ようになる。
［発明の実施例］
以下、図面を参照してこの発明の一実施例を説明する。
第１図（ａ）は導電変調型ＭＯ８ＦＥＴとされる絶縁ゲ
ート型バイポーラトランジスタの断面構成を示している
もので、製造工程にしたがってその構成を説明すると、
まず高不純物濃度のｐ＋の半導体基板１１を設定する。
ート型バイポーラトランジスタの断面構成を示している
もので、製造工程にしたがってその構成を説明すると、
まず高不純物濃度のｐ＋の半導体基板１１を設定する。
このｐ型の半導体基板１１の表面には、正孔の注１人を
製造するための高不純物濃度のｎ＋のバッファ層１２を
エピタキシャル成長によって形成し、その後さらに低不
純物濃度のｎ″″のベース層１３をエピタキシャル成長
によって形成する。
製造するための高不純物濃度のｎ＋のバッファ層１２を
エピタキシャル成長によって形成し、その後さらに低不
純物濃度のｎ″″のベース層１３をエピタキシャル成長
によって形成する。
このようにして半導体基板ｔｉ上にダブルエピタキシャ
ル成長によってバッファ層１２およびベース層１３が形
成された基板ｌＯに対しては、８１０２等によるゲート
絶縁膜２０を形・成した後゛、ポリシリコン、メタルシ
リサイド等によって導電層を形成し、この導電層をパタ
ーニングすることによってゲート電極ＩＴを形成する。
ル成長によってバッファ層１２およびベース層１３が形
成された基板ｌＯに対しては、８１０２等によるゲート
絶縁膜２０を形・成した後゛、ポリシリコン、メタルシ
リサイド等によって導電層を形成し、この導電層をパタ
ーニングすることによってゲート電極ＩＴを形成する。
このようにゲート電極１７が形成されたならば、このゲ
ート電極１７をマスクとしてイオン注入さらにドライブ
インを行なうＤ Ｓ Ａ （Ｄ ＩｒｒｕｓｌｏｎＳ
ｅｌｆ Ａ ｌｌｇｎ）法によって、ｐ型のボディ層
１４およびｎ十型のソース層１５を形成させる。
ート電極１７をマスクとしてイオン注入さらにドライブ
インを行なうＤ Ｓ Ａ （Ｄ ＩｒｒｕｓｌｏｎＳ
ｅｌｆ Ａ ｌｌｇｎ）法によって、ｐ型のボディ層
１４およびｎ十型のソース層１５を形成させる。
このようにしてボディ層１４およびソース層１５が形成
されたならば、この基板ｌＯの表面には、５１０２、Ｐ
ＳＧ％ＢＰＳＧ等によって層間絶縁層２１を形成し、ボ
ディ層１４と電気的に絶縁されソース層１５に接続され
るようにした電子エミッタ電極２２を、Ａノ、Ａノー８
１等によって形成する。
されたならば、この基板ｌＯの表面には、５１０２、Ｐ
ＳＧ％ＢＰＳＧ等によって層間絶縁層２１を形成し、ボ
ディ層１４と電気的に絶縁されソース層１５に接続され
るようにした電子エミッタ電極２２を、Ａノ、Ａノー８
１等によって形成する。
そして、さらに５ＩＯ２，５１３Ｎ４等を用いて層１０
１絶縁層２３を形成し、上記電子エミッタ電極２２と絶
縁されるようにし、ボディ層１４に接続されるようにし
た正孔エミッタ電極２４をＡ、ｉｉ’、Ａ、ｆｆ−５１
等によって形成する。
１絶縁層２３を形成し、上記電子エミッタ電極２２と絶
縁されるようにし、ボディ層１４に接続されるようにし
た正孔エミッタ電極２４をＡ、ｉｉ’、Ａ、ｆｆ−５１
等によって形成する。
そして、上記正孔エミッタ電極２４の接続される正孔端
子Ｅｈは接地回路に接続されるようにし、電子エミッタ
電極２２に接続される電子端子Ｅｅは上記正孔端子Ｅｈ
に可変抵抗器Ｒｖを介して接続されるようにしている。
子Ｅｈは接地回路に接続されるようにし、電子エミッタ
電極２２に接続される電子端子Ｅｅは上記正孔端子Ｅｈ
に可変抵抗器Ｒｖを介して接続されるようにしている。
１９はコレクタ電極である。
第１図（ｂ）は上記のように構成されるＩＧＢＴのシン
ボルを示す。
ボルを示す。
一一般的なＩＧＢＴにあっては、前述したようにコレク
タ電流が大きくなると、このＩ ＧＢＴに内蔵されるよ
うになる寄生サイリスクによってゲートＧに印加される
電圧を変化させても、コレクタ電流が制御できないラッ
チアップ現象が生ずるようになる。
タ電流が大きくなると、このＩ ＧＢＴに内蔵されるよ
うになる寄生サイリスクによってゲートＧに印加される
電圧を変化させても、コレクタ電流が制御できないラッ
チアップ現象が生ずるようになる。
しかし、上記のように構成されるＩＧＢＴにあっては、
ゲート電極１７に制御電圧が印加されるようになると、
電子エミッタ電極２２よりｎ＋ソース層１５から、ゲー
ト電極１７の直下に形成されるチャネル領域ｌＢを介し
てｎ−ベース層１３に向けて電子電流１ｃが流れるよう
になる。そして、この電子電流によってｎ＋８７７７層
１２とｐ型の半導体基板１１とからなるｐｎ接合部が順
方向にバイアスされるようになり、正孔電流がｎ−ベー
ス層１３よりｎ＋ソース層１５直下のｐボディ層１４を
通って、正孔エミッタ電極２４に向けて流れるようにな
る。
ゲート電極１７に制御電圧が印加されるようになると、
電子エミッタ電極２２よりｎ＋ソース層１５から、ゲー
ト電極１７の直下に形成されるチャネル領域ｌＢを介し
てｎ−ベース層１３に向けて電子電流１ｃが流れるよう
になる。そして、この電子電流によってｎ＋８７７７層
１２とｐ型の半導体基板１１とからなるｐｎ接合部が順
方向にバイアスされるようになり、正孔電流がｎ−ベー
ス層１３よりｎ＋ソース層１５直下のｐボディ層１４を
通って、正孔エミッタ電極２４に向けて流れるようにな
る。
ここでコレクタ電流が大きくなって、前述した一般的な
ＩＧＢＴでラッチアップ現象が発生する条件、すなわち Ｉｈ ｘＲ１５≧０．６Ｖ （但し、Ｒ１５はソース層１５直下の正孔電流通路のボ
ディ層の抵抗値） 条件下においては、ｎ＋ソース層１５とｐボディ層１４
との間の電位差ΔＶｎｐは、次の式で表現されるように
なる。
ＩＧＢＴでラッチアップ現象が発生する条件、すなわち Ｉｈ ｘＲ１５≧０．６Ｖ （但し、Ｒ１５はソース層１５直下の正孔電流通路のボ
ディ層の抵抗値） 条件下においては、ｎ＋ソース層１５とｐボディ層１４
との間の電位差ΔＶｎｐは、次の式で表現されるように
なる。
ΔＶｎｐ −１ｈ ＸＲ１５−Ｉｅ −Ｒｖしながって
、可変抵抗器Ｒｖの値を増加させるようにすることによ
って、ラッチアップ現象が生ずるようになるコレクタ電
流値を上昇させることが可能となるものである。
、可変抵抗器Ｒｖの値を増加させるようにすることによ
って、ラッチアップ現象が生ずるようになるコレクタ電
流値を上昇させることが可能となるものである。
、また、上記可変抵抗器Ｒｖを正孔エミッタ電極２４と
電子エミッタ電極２２との間に接続することによって、
このＩＧＢＴのオン抵抗は若干犠牲にされるようになる
。
電子エミッタ電極２２との間に接続することによって、
このＩＧＢＴのオン抵抗は若干犠牲にされるようになる
。
したがって、このＩ ＧＢＴを実際に使用するに際して
は、ユーザの使用条件等に対応して、ラッチアップ現象
が発生するようになるコレクタ電流値とオン抵抗との関
係が任意に選定されるようにしているもので、可変抵抗
器Ｒｖの値が任意に選択設定されるようにして、ユーザ
の要求に対応できるようにすると効果的である。
は、ユーザの使用条件等に対応して、ラッチアップ現象
が発生するようになるコレクタ電流値とオン抵抗との関
係が任意に選定されるようにしているもので、可変抵抗
器Ｒｖの値が任意に選択設定されるようにして、ユーザ
の要求に対応できるようにすると効果的である。
尚、この可変抵抗器Ｒｖは、ラッチアップ電流値とオン
抵抗との関係が設定された後は、一定抵抗値にすればよ
いものであり、したがって半固定抵抗器、あるいは半導
体チップ上に形成した抵抗体薄膜をトリミングする構成
のものであればよい。
抵抗との関係が設定された後は、一定抵抗値にすればよ
いものであり、したがって半固定抵抗器、あるいは半導
体チップ上に形成した抵抗体薄膜をトリミングする構成
のものであればよい。
第２図（ａ）は、パワ一部とセンサ部とが形成されるよ
うにした実施例を示しているもので、上記パワ一部とセ
ンサ部とのユニットセル数の比はｎ：１に設定され、そ
のシンボルは第２図（ｂ）で示されるようになる。
うにした実施例を示しているもので、上記パワ一部とセ
ンサ部とのユニットセル数の比はｎ：１に設定され、そ
のシンボルは第２図（ｂ）で示されるようになる。
この実施例に係るＩ ＧＢＴにおいて、パワ一部は第５
図で示したような一般的なＩＧＢＴと同様の構成とされ
るもので、ベース層１３の表面部に対応して形成された
ボディ層１４１およびソース層１５１を備え、ゲート電
極１７およびエミッタ電極１８が形成されるようになっ
ている。そして、エミッタ電極１８にはエミッタ端子Ｅ
が接続され、ゲート電極１７にはゲート電極Ｇが接続さ
れている。
図で示したような一般的なＩＧＢＴと同様の構成とされ
るもので、ベース層１３の表面部に対応して形成された
ボディ層１４１およびソース層１５１を備え、ゲート電
極１７およびエミッタ電極１８が形成されるようになっ
ている。そして、エミッタ電極１８にはエミッタ端子Ｅ
が接続され、ゲート電極１７にはゲート電極Ｇが接続さ
れている。
またセンサ部は第１図（ａ）で示される構造と同様に構
成されているもので、ベース層１３に形成されたボディ
層１４２にソース層１５２が形成され、このソース層１
５２およびボディ層１４２それぞれに、互いに絶縁され
た状態の電子エミッタ電極２２および正孔エミッタ電極
２４が接続されているもので、正孔エミッタ電極２４は
エミッタ電極１８と共通に構成されるようになっている
。
成されているもので、ベース層１３に形成されたボディ
層１４２にソース層１５２が形成され、このソース層１
５２およびボディ層１４２それぞれに、互いに絶縁され
た状態の電子エミッタ電極２２および正孔エミッタ電極
２４が接続されているもので、正孔エミッタ電極２４は
エミッタ電極１８と共通に構成されるようになっている
。
第３図はこのように構成されるＩ ＧＢＴの等価回路を
示しているもので、ゲートＧに制御電圧が印加されると
、このチップ全体に流れる電流は、パワ一部とセンサ部
とにｎ：１の割合いで分流されるようになる。この分流
された電流は、１つのＩＧＢＴユニットセルを流れる電
子電流！ｅと正孔電流１ｈで表わすものとすると、パワ
一部には“ｎ （１ｅ”＋ Ｉｈ ） ’ ｓセンサ部
には“（１（＋’＋Ｉｈ）”′の電流がそれぞれ流れる
ようになる。
示しているもので、ゲートＧに制御電圧が印加されると
、このチップ全体に流れる電流は、パワ一部とセンサ部
とにｎ：１の割合いで分流されるようになる。この分流
された電流は、１つのＩＧＢＴユニットセルを流れる電
子電流！ｅと正孔電流１ｈで表わすものとすると、パワ
一部には“ｎ （１ｅ”＋ Ｉｈ ） ’ ｓセンサ部
には“（１（＋’＋Ｉｈ）”′の電流がそれぞれ流れる
ようになる。
そして、この回路においてラッチアップが発生すると、
すなわち第４図で示される等価回路のｎｐｎ ）ランリ
スクが全てターンオンするようになると、電子エミッタ
電極２２に流れる電子電流が急激に増大する。
すなわち第４図で示される等価回路のｎｐｎ ）ランリ
スクが全てターンオンするようになると、電子エミッタ
電極２２に流れる電子電流が急激に増大する。
このようなラッチアップ現象を抑止するためには、上記
ｎｐｎ）ランリスタがターンオンする前に、ゲート電極
１７に印加されているゲート電圧を遮断すればよい。し
たがって、このためにはこの第２図（ａ）に示されたよ
うなＩＧＢＴに、第４図で示されるような保護回路を形
成することにより、ラッチアップ現象の発生を抑止する
ことができる。
ｎｐｎ）ランリスタがターンオンする前に、ゲート電極
１７に印加されているゲート電圧を遮断すればよい。し
たがって、このためにはこの第２図（ａ）に示されたよ
うなＩＧＢＴに、第４図で示されるような保護回路を形
成することにより、ラッチアップ現象の発生を抑止する
ことができる。
この保護回路は、第２図で示されるようなＩＧＢ Ｔ
１００の正孔端子Ｅｈに流れる正孔エミッタ電流、およ
び電子端子Ｅｅに流れる電子エミッ′り電流を、それぞ
れ抵抗Ｒ１、Ｒ２の端子電圧として検出し、この電圧値
をオペアンプＯＰで比較増幅するようにしている。そし
て、電子端子Ｅｅに流れる電子電流が急激に増大する状
態を検出し、ＭＯＳ）ランリスタ２００をオン制御し、
電源Ｅｌの両端を短絡して、ＩＧＢＴｌｏｏのゲートに
印加される電圧をカットさせるようにするものである。
１００の正孔端子Ｅｈに流れる正孔エミッタ電流、およ
び電子端子Ｅｅに流れる電子エミッ′り電流を、それぞ
れ抵抗Ｒ１、Ｒ２の端子電圧として検出し、この電圧値
をオペアンプＯＰで比較増幅するようにしている。そし
て、電子端子Ｅｅに流れる電子電流が急激に増大する状
態を検出し、ＭＯＳ）ランリスタ２００をオン制御し、
電源Ｅｌの両端を短絡して、ＩＧＢＴｌｏｏのゲートに
印加される電圧をカットさせるようにするものである。
すなわち、この保護回路を形成したＩ ＧＢＴは、ラッ
チアップ現象が発生されるような状態となりたときにゲ
ート電圧がカットされ、ラッチアップ現象の発生を抑止
するようになる自己診断機能を有するようになるもので
ある。
チアップ現象が発生されるような状態となりたときにゲ
ート電圧がカットされ、ラッチアップ現象の発生を抑止
するようになる自己診断機能を有するようになるもので
ある。
［発明の効果］
以上のようにこの発明に係る導電変調型ＭＯＳＦ Ｅ’
Ｔにあっては、オン抵抗に特に影響を与えることなくラ
ッチアップ現象の発生を抑止制御できるものであり、特
にラッチアップ現象が発生されるコレクタ電流とオン抵
抗との関係が選択的に設定できるようになる。また、正
孔電流と電子電流とを監視することによって、ラッチア
ップ発生条件が設定される状況を検出し、ゲート電圧を
遮断するような自己診断機能も設定可能となるものであ
り、この種のトランジスタが効果的に使用できるように
なるものである。
Ｔにあっては、オン抵抗に特に影響を与えることなくラ
ッチアップ現象の発生を抑止制御できるものであり、特
にラッチアップ現象が発生されるコレクタ電流とオン抵
抗との関係が選択的に設定できるようになる。また、正
孔電流と電子電流とを監視することによって、ラッチア
ップ発生条件が設定される状況を検出し、ゲート電圧を
遮断するような自己診断機能も設定可能となるものであ
り、この種のトランジスタが効果的に使用できるように
なるものである。
第１図（ａ）はこの発明の一実施例にを示す断面構、成
因、第１図（ｂ）は上記実施例のシンボルマークを示す
図、第２図（ａ）はこの発明の他の実施例を示す断面構
成図、第２図（ｂ）はそのシンボルマークを示す図、第
３図はその等価回路を示す図、第４図は自己診断回路を
示す図である。 １１・・・半導体基板（ｐ＋型）、１２・・・ｎ＋バッ
ファ層、１３・ｎ−ベース層（半導体層）、１４．１４
１ 。 １４２ ・ｆ）ボディ層、１５．１５１ 、１５２ ・
ｎ◆ソース層、１Ｂ・・・チャネル領域、Ｉ７・・・ゲ
ート電極、１８・・・エミッタ電極、２２・・・電子エ
ミッタ電極、２４・・・正孔エミッタ電極、Ｒｖ・・・
抵抗。 出願人代理人 弁理士 鈴 江 武 彦第２図（ａ） 第２図（ｂ）
因、第１図（ｂ）は上記実施例のシンボルマークを示す
図、第２図（ａ）はこの発明の他の実施例を示す断面構
成図、第２図（ｂ）はそのシンボルマークを示す図、第
３図はその等価回路を示す図、第４図は自己診断回路を
示す図である。 １１・・・半導体基板（ｐ＋型）、１２・・・ｎ＋バッ
ファ層、１３・ｎ−ベース層（半導体層）、１４．１４
１ 。 １４２ ・ｆ）ボディ層、１５．１５１ 、１５２ ・
ｎ◆ソース層、１Ｂ・・・チャネル領域、Ｉ７・・・ゲ
ート電極、１８・・・エミッタ電極、２２・・・電子エ
ミッタ電極、２４・・・正孔エミッタ電極、Ｒｖ・・・
抵抗。 出願人代理人 弁理士 鈴 江 武 彦第２図（ａ） 第２図（ｂ）
Claims (3)
- （１）第１の導電型の半導体基板と、 この半導体基板上に形成され、低不純物濃度の第２の導
電型の半導体層と、 この半導体層の表面部に対応して形成された第１の導電
型の半導体ボディ層と、 このボディ層の領域内でその表面部に対応してチャネル
領域が設定されるようにして形成された第２の導電型の
ソース層と、 上記チャネル領域に対応する上記半導体層の表面に、ゲ
ート絶縁層を介して形成されたゲート電極と、 上記ボディ層の表面およびソース層の表面それぞれに結
合されるように形成された正孔エミッタ電極および電子
エミッタ電極とを具備し、電子の流れが上記電子エミッ
タ電極からソース層およびチャネル領域を介して上記半
導体層に、また正孔電流の流れが半導体層からボディ層
を介して正孔エミッタ電極にそれぞれ分離して設定され
るようにしたことを特徴とする導電変調型ＭＯＳＦＥＴ
。 - （２）第１の導電型の半導体基板と、 この半導体基板上に形成され、低不純物濃度の第２の導
電型の半導体層と、 この半導体層の表面部に対応して形成された第１の導電
型の半導体ボディ層と、 このボディ層の領域内でその表面部に対応してチャネル
領域が設定されるようにして形成された第２の導電型の
ソース層と、 上記チャネル領域に対応する上記半導体層の表面に、ゲ
ート絶縁層を介して形成されたゲート電極と、 上記ボディ層の表面およびソース層の表面それぞれに結
合されるように形成された正孔エミッタ電極および電子
エミッタ電極とを具備し、上記正孔エミッタ電極は接地
し、この正孔エミッタ電極と上記電子エミッタ電極との
間は抵抗回路で接続するようにしたことを特徴とする導
電変調型ＭＯＳＦＥＴ。 - （３）第１の導電型の半導体基板と、 この半導体基板上に形成され、低不純物濃度の第２の導
電型の半導体層と、 この半導体層の表面部に対応して形成された第１の導電
型の半導体ボディ層と、 このボディ層の領域内でその表面部に対応してチャネル
領域が設定されるようにして形成された第２の導電型の
ソース層と、 上記チャネル領域に対応する上記半導体層の表面に、ゲ
ート絶縁層を介して形成されたゲート電極と、 上記ボディ層の表面およびソース層の表面それぞれに結
合されるように形成され、互いに絶縁して設定されるよ
うにした正孔エミッタ電極および電子エミッタ電極と、 上記正孔エミッタ電極に流れる電流と、上記電子エミッ
タ電極に流れる電流とを比較する手段とを具備し、 この比較手段で上記電子エミッタ電極に流れる電流の増
加を検出し、ゲート電極に印加される電圧を遮断させる
ようにしたことを特徴とする導電変調型ＭＯＳＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63003600A JP2526960B2 (ja) | 1988-01-11 | 1988-01-11 | 導電変調型ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63003600A JP2526960B2 (ja) | 1988-01-11 | 1988-01-11 | 導電変調型ｍｏｓｆｅｔ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01181571A true JPH01181571A (ja) | 1989-07-19 |
| JP2526960B2 JP2526960B2 (ja) | 1996-08-21 |
Family
ID=11561978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63003600A Expired - Lifetime JP2526960B2 (ja) | 1988-01-11 | 1988-01-11 | 導電変調型ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2526960B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012156178A (ja) * | 2011-01-24 | 2012-08-16 | Honda Motor Co Ltd | 絶縁ゲートバイポーラトランジスタの検査方法、製造方法、及びテスト回路 |
| US11538929B2 (en) | 2020-09-18 | 2022-12-27 | Kabushiki Kaisha Toshiba | Semiconductor device and method for controlling same |
| CN116072721A (zh) * | 2023-03-17 | 2023-05-05 | 深圳市威兆半导体股份有限公司 | 绝缘栅双极型晶体管及其载流子浓度控制方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6027170A (ja) * | 1983-07-22 | 1985-02-12 | Toshiba Corp | 二重拡散絶縁ゲ−ト型電界効界トランジスタ |
| JPS6184867A (ja) * | 1984-09-27 | 1986-04-30 | ゼネラル・エレクトリック・カンパニイ | Ｉｇｆｅｔの製造方法 |
-
1988
- 1988-01-11 JP JP63003600A patent/JP2526960B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6027170A (ja) * | 1983-07-22 | 1985-02-12 | Toshiba Corp | 二重拡散絶縁ゲ−ト型電界効界トランジスタ |
| JPS6184867A (ja) * | 1984-09-27 | 1986-04-30 | ゼネラル・エレクトリック・カンパニイ | Ｉｇｆｅｔの製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2012156178A (ja) * | 2011-01-24 | 2012-08-16 | Honda Motor Co Ltd | 絶縁ゲートバイポーラトランジスタの検査方法、製造方法、及びテスト回路 |
| US11538929B2 (en) | 2020-09-18 | 2022-12-27 | Kabushiki Kaisha Toshiba | Semiconductor device and method for controlling same |
| CN116072721A (zh) * | 2023-03-17 | 2023-05-05 | 深圳市威兆半导体股份有限公司 | 绝缘栅双极型晶体管及其载流子浓度控制方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2526960B2 (ja) | 1996-08-21 |
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