JPS61852A - デ−タ送出方式 - Google Patents
デ−タ送出方式Info
- Publication number
- JPS61852A JPS61852A JP12075984A JP12075984A JPS61852A JP S61852 A JPS61852 A JP S61852A JP 12075984 A JP12075984 A JP 12075984A JP 12075984 A JP12075984 A JP 12075984A JP S61852 A JPS61852 A JP S61852A
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- JP
- Japan
- Prior art keywords
- data
- bit
- bits
- output
- registers
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4009—Coupling between buses with data restructuring
- G06F13/4018—Coupling between buses with data restructuring with data-width conversion
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、例えばプロセサのようにＬビットのアドレ
ス端子とＭビットのデータ端子とを具備するデータ出力
装置から、所定ビット数のデータを送出する場合のデー
タ送出方式に関するものである０ 〔発明の技術的背景〕 従来、ＣＰＵＩとＩ１０モジュール４とは、第３図のよ
うに、ＣＰＵＩが８ビットのデータ端子を有することに
対応したバス構成によ多接続されていた。ＣＰＵＩとＩ
１０モジュール４とは、８ビットのデータＤ？〜Ｄ０が
通過するデータバス２．３ビットのアドレスＡ２〜Ａｏ
が通過するアドレスバス３、チップセレクト線Ｃ８及び
書込線ＷＲＩＴとからなるコンドロールパス５とにより
接続されて“いる。
ス端子とＭビットのデータ端子とを具備するデータ出力
装置から、所定ビット数のデータを送出する場合のデー
タ送出方式に関するものである０ 〔発明の技術的背景〕 従来、ＣＰＵＩとＩ１０モジュール４とは、第３図のよ
うに、ＣＰＵＩが８ビットのデータ端子を有することに
対応したバス構成によ多接続されていた。ＣＰＵＩとＩ
１０モジュール４とは、８ビットのデータＤ？〜Ｄ０が
通過するデータバス２．３ビットのアドレスＡ２〜Ａｏ
が通過するアドレスバス３、チップセレクト線Ｃ８及び
書込線ＷＲＩＴとからなるコンドロールパス５とにより
接続されて“いる。
このＩ１０モジュール４が、ＣＰＵ１から時分割で初ビ
ットのデータを受は取シ、このデータ全処理するものと
すれば、■１０モジュール４は第４図の如きインタフェ
ースを有する。
ットのデータを受は取シ、このデータ全処理するものと
すれば、■１０モジュール４は第４図の如きインタフェ
ースを有する。
７は３ビットのアドレス鳥〜戊を８ビットの選択信号１
３へ変換する３人力８出力デコーダを示す。
３へ変換する３人力８出力デコーダを示す。
このデコーダ７は、チップセレクト線Ｃ８と書込線ＷＲ
Ｔとにアクティブな信号が与えられて論理和ゲート６か
らＬレベルの信号が出力されると、５ビットの選択信号
１３中の１つをアドレスＡ！〜Ａ４の情報によりアクテ
ィブとする。選択信号１３の１づつが、８ビットのデー
タをラッチするレジスタ８〜１２の１個へ与えられ、ア
クティブな選択信号を与えられたレジスタがデータのラ
ッチを行なう。
Ｔとにアクティブな信号が与えられて論理和ゲート６か
らＬレベルの信号が出力されると、５ビットの選択信号
１３中の１つをアドレスＡ！〜Ａ４の情報によりアクテ
ィブとする。選択信号１３の１づつが、８ビットのデー
タをラッチするレジスタ８〜１２の１個へ与えられ、ア
クティブな選択信号を与えられたレジスタがデータのラ
ッチを行なう。
レジスタ８〜１２にはデータバス２が接続され、８ビッ
トのデータＤ７〜Ｄ０が与えられる。
トのデータＤ７〜Ｄ０が与えられる。
ＣＰＵ１は、時分割で４０ビットのデータを８ビットの
データハル几に分けて５回出力する。ＣＰＵ１は、各１
回のデータＤ７〜Ｄ０の出力毎に、チップセレクト線Ｃ
Ｉ及び書込線ＷＲＴにアクティブな信号を出力するとと
もに、アドレスへ〜Ａ１．’に適宜変化させて、デコー
ダ７から出力される選択信号１３によってレジスタ８〜
１２０１個が選択されるように制御する。レジスタ８を
第１回目に選択し、レジスタ９を第２回目に選択し、−
・・・・・・・・、レジスタ１２１第５＠目に選択する
ように、アドレスＡ、〜ＡＯヲ変化させると、ＣＰＵ１
から出力された栃ビットのデータがレジスタ８〜１２に
ラッチされ、菊ピットノ出力１４として■１０モジュー
ル４内で所定の処理に用いるこメ゛ができる。
データハル几に分けて５回出力する。ＣＰＵ１は、各１
回のデータＤ７〜Ｄ０の出力毎に、チップセレクト線Ｃ
Ｉ及び書込線ＷＲＴにアクティブな信号を出力するとと
もに、アドレスへ〜Ａ１．’に適宜変化させて、デコー
ダ７から出力される選択信号１３によってレジスタ８〜
１２０１個が選択されるように制御する。レジスタ８を
第１回目に選択し、レジスタ９を第２回目に選択し、−
・・・・・・・・、レジスタ１２１第５＠目に選択する
ように、アドレスＡ、〜ＡＯヲ変化させると、ＣＰＵ１
から出力された栃ビットのデータがレジスタ８〜１２に
ラッチされ、菊ピットノ出力１４として■１０モジュー
ル４内で所定の処理に用いるこメ゛ができる。
ところで、近時においては、１つのＣＰＵＫ多種の機能
を持たせたい場合があシ、この場合には、１ＤＩＰの端
子数が制限されているから、端子数の増加を行なうこと
は不可能であシ、現存する端子を新らたな機能を有する
信号の端子に割シ当てる手法が考えられる。一方、第４
図ではデコーダ７が３人力８出力でありながら、８出力
中の５出力しか使用されず、回路に無駄が生じていた。
を持たせたい場合があシ、この場合には、１ＤＩＰの端
子数が制限されているから、端子数の増加を行なうこと
は不可能であシ、現存する端子を新らたな機能を有する
信号の端子に割シ当てる手法が考えられる。一方、第４
図ではデコーダ７が３人力８出力でありながら、８出力
中の５出力しか使用されず、回路に無駄が生じていた。
このため、同じビット数のデータを送出する場合に、Ｃ
ＰＵ等のデータ出力装置の端子数を少なくでき、しかも
、回路に無ｔをなくしてデー、夕送出可能なデータ送出
方式の開発が要請されていた。
ＰＵ等のデータ出力装置の端子数を少なくでき、しかも
、回路に無ｔをなくしてデー、夕送出可能なデータ送出
方式の開発が要請されていた。
本発明は、上記のような要請に基づきなされたもので、
その目的は、同じビット数のデータ狭山を行なう場合に
は、従来に比して少ない信号縁によってデータ送出を実
現でき、かつ回路に無駄をなくすることのできるデータ
送出方式を提供することである。
その目的は、同じビット数のデータ狭山を行なう場合に
は、従来に比して少ない信号縁によってデータ送出を実
現でき、かつ回路に無駄をなくすることのできるデータ
送出方式を提供することである。
そこで本発明では、Ｌピットのアドレス端子とＭビット
のデータ端子とを具備するデータ出力装置の上記アドレ
ス端子と接続されるＬビット人力゛２Ｌビット出力デｐ
−ダと、Ｍ−１ピツト以下のＮビットのデータをラッチ
する７個のレジスタとを設け、上記デコーダの出力によ
り上記を個のレジスタ中の１個のレジスタを順次に選択
するようＫし、上記データ端子からのＮビットのデータ
が選択された上記１個のレジスタにラッチされるように
制御を繰り返すことにより、上記を個のレジスタに（２
Ｌ×Ｎ）ビットのデータを揃えるようにして、（２Ｌ×
Ｎ）ビットのデータを送出するようにしたものである。
のデータ端子とを具備するデータ出力装置の上記アドレ
ス端子と接続されるＬビット人力゛２Ｌビット出力デｐ
−ダと、Ｍ−１ピツト以下のＮビットのデータをラッチ
する７個のレジスタとを設け、上記デコーダの出力によ
り上記を個のレジスタ中の１個のレジスタを順次に選択
するようＫし、上記データ端子からのＮビットのデータ
が選択された上記１個のレジスタにラッチされるように
制御を繰り返すことにより、上記を個のレジスタに（２
Ｌ×Ｎ）ビットのデータを揃えるようにして、（２Ｌ×
Ｎ）ビットのデータを送出するようにしたものである。
以下、図面をか照して本発明のム実施例を説明する。
第１図は本発明のデータ送出方式を実現するためのイン
タフェースのブロック図である。１６ハ３人力８出力デ
コーダを示す。このデコーダ１６はチップセレクト線σ
百と書込線ＷＲＴとにアクティブな信号が与えられて論
理和ゲート１５からＬレベルの信号が出力されると、８
ビットの選択信号２５中の１つを、アドレスＡ２〜Ａ・
の情報によりアクチイブとする。８の選択信号２５中の
１づつが、５ビットのデータをラッチするレジスタ１７
〜２４の１個へ与えられ、アクティブ左選択信号を与え
られたレジスタがデータのラッチを行なう。レジスタ１
７〜冴にはデータバス２７が接続され、５ビットのデー
タＤ４〜Ｄ、が与えられる。
タフェースのブロック図である。１６ハ３人力８出力デ
コーダを示す。このデコーダ１６はチップセレクト線σ
百と書込線ＷＲＴとにアクティブな信号が与えられて論
理和ゲート１５からＬレベルの信号が出力されると、８
ビットの選択信号２５中の１つを、アドレスＡ２〜Ａ・
の情報によりアクチイブとする。８の選択信号２５中の
１づつが、５ビットのデータをラッチするレジスタ１７
〜２４の１個へ与えられ、アクティブ左選択信号を与え
られたレジスタがデータのラッチを行なう。レジスタ１
７〜冴にはデータバス２７が接続され、５ビットのデー
タＤ４〜Ｄ、が与えられる。
ＣＰＵＩは、４０ビットのデータを時分割で５ビットの
データＤ４〜Ｄ０に分けて８回出力する。ＣＰＵ１は、
各１回のデータＤ、〜几の出力毎に１チツプセレクト線
σ１及び書込線ＷＲＴにアクティブな信号を出力すると
ともに、アドレス鳥〜ＡＯ′ｆｃ適量変化させて、デコ
ーダ１６から出力される選択信号２５によってレジスタ
１７〜２４の１個が選択されるように制御する。レジス
タ１７を第１回目に選択し、レジスタ１８を第２＠目に
選択し、・・・・・・・・・、レジスタ２４を第８回目
に選択するように、アドレスへ〜Ａｏヲ変化させると、
ＣＰＵ１から出力された初ビットのデータが５ビットづ
つ８個のレジスタ１７〜２４にラッチされ、菊ピットの
出力部とする仁とができる。
データＤ４〜Ｄ０に分けて８回出力する。ＣＰＵ１は、
各１回のデータＤ、〜几の出力毎に１チツプセレクト線
σ１及び書込線ＷＲＴにアクティブな信号を出力すると
ともに、アドレス鳥〜ＡＯ′ｆｃ適量変化させて、デコ
ーダ１６から出力される選択信号２５によってレジスタ
１７〜２４の１個が選択されるように制御する。レジス
タ１７を第１回目に選択し、レジスタ１８を第２＠目に
選択し、・・・・・・・・・、レジスタ２４を第８回目
に選択するように、アドレスへ〜Ａｏヲ変化させると、
ＣＰＵ１から出力された初ビットのデータが５ビットづ
つ８個のレジスタ１７〜２４にラッチされ、菊ピットの
出力部とする仁とができる。
従って、ＣＰＵ１が第４図の場合と同様に、３ビットの
アドレス端子と、８ビットのデータ端子と、チップセレ
クト線てｊ及び書込線ＷＲＴに対応した２ビットのコン
トロール端子とを具備する場合には、データバス２７が
５ビットであるから、ＣＰＵＩの８ビットのデータ端子
中の３ビットのデータ端子を、新らたな機能を有する信
号の端子に１１シ当てることができる。
アドレス端子と、８ビットのデータ端子と、チップセレ
クト線てｊ及び書込線ＷＲＴに対応した２ビットのコン
トロール端子とを具備する場合には、データバス２７が
５ビットであるから、ＣＰＵＩの８ビットのデータ端子
中の３ビットのデータ端子を、新らたな機能を有する信
号の端子に１１シ当てることができる。
しかも、第４図に示した従来方式のように３人力８出力
デコーダの出力端子の一部を使用せぬことがないから無
駄がなく、同じビット数（４０ビット）のデータを送出
できるのである。
デコーダの出力端子の一部を使用せぬことがないから無
駄がなく、同じビット数（４０ビット）のデータを送出
できるのである。
第２図は、ＣＰＵ１のように８ビットのデータ端子と３
ビットのアドレス端子とを具備するデータ出力装置によ
って、８．１６、ス、３２、菊、絽、５６ビットのデー
タ端子中する場合の従来方式と本発明方式との差異を、
レジスタ個数、アドレス本数、データ本数について比較
したものである。この第２図から明らかなように、本発
明の方式によると、いずれのビット数のデータを送出す
る場合においても、少ない本数の信号線で良いことが判
る。
ビットのアドレス端子とを具備するデータ出力装置によ
って、８．１６、ス、３２、菊、絽、５６ビットのデー
タ端子中する場合の従来方式と本発明方式との差異を、
レジスタ個数、アドレス本数、データ本数について比較
したものである。この第２図から明らかなように、本発
明の方式によると、いずれのビット数のデータを送出す
る場合においても、少ない本数の信号線で良いことが判
る。
尚、以上の実施例においては、データ出力装置が３ビッ
トのアドレス端子と８ビットのデータ端子とを具備する
ものとしたが、これに限らない。
トのアドレス端子と８ビットのデータ端子とを具備する
ものとしたが、これに限らない。
以上説明したように本発明によれば、同じビット数のデ
ータ送出を行なう場合には、従来に比して少ない信号線
によってデータ送出金実現でき、かつ回路の無駄をなく
すことができる。
ータ送出を行なう場合には、従来に比して少ない信号線
によってデータ送出金実現でき、かつ回路の無駄をなく
すことができる。
第１図は本発明９方式を実現するためのインタフェース
のブロック図、第２図は従来方式と本発明の方式との差
異を説明するための図、第３図はＣＰＵとＩ１０モジエ
ールとの接続関係を示すブロック図、第４図は従来方式
のインタフェースのブロック図である。 １・・・ＣＰＵ １５・・・論理和ゲート １６・・・デコーダ １７〜２４・・・レジスタ ２５・・・選択信号 ２７・・・データバス 代理人 弁理士 本 １） 崇第１図 第３図 第４図
のブロック図、第２図は従来方式と本発明の方式との差
異を説明するための図、第３図はＣＰＵとＩ１０モジエ
ールとの接続関係を示すブロック図、第４図は従来方式
のインタフェースのブロック図である。 １・・・ＣＰＵ １５・・・論理和ゲート １６・・・デコーダ １７〜２４・・・レジスタ ２５・・・選択信号 ２７・・・データバス 代理人 弁理士 本 １） 崇第１図 第３図 第４図
Claims (1)
- Ｌビットのアドレス端子とＭビットのデータ端子とを具
備するデータ出力装置から所定ビット数のデータを送出
するデータ送出方式において、前記アドレス端子と接続
されるＬビット入力２＾Ｌビット出力のデコーダと、Ｍ
−１ビット以外のＮビットのデータをラッチする２＾Ｌ
個のレジスタとを設け、前記デコーダの出力により前記
２＾Ｌ個のレジスタ中の１個のレジスタを順次に選択す
るようにし、前記データ端子からのＮビットのデータが
選択された前記１個のレジスタの各々にラッチされるよ
うに制御を繰り返すことにより、前記２＾Ｌ個のレジス
タに（２＾Ｌ×Ｎ）ビットのデータを揃えるようにして
、（２＾Ｌ×Ｎ）ビットのデータを送出することを特徴
とするデータ送出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12075984A JPS61852A (ja) | 1984-06-14 | 1984-06-14 | デ−タ送出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12075984A JPS61852A (ja) | 1984-06-14 | 1984-06-14 | デ−タ送出方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61852A true JPS61852A (ja) | 1986-01-06 |
Family
ID=14794287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12075984A Pending JPS61852A (ja) | 1984-06-14 | 1984-06-14 | デ−タ送出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61852A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02127413A (ja) * | 1988-11-07 | 1990-05-16 | Nippon Polyurethane Ind Co Ltd | ポリウレタン系シール結合材組成物 |
| JPH03167286A (ja) * | 1989-11-28 | 1991-07-19 | Sunstar Eng Inc | 湿気硬化性シーリング材組成物 |
-
1984
- 1984-06-14 JP JP12075984A patent/JPS61852A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02127413A (ja) * | 1988-11-07 | 1990-05-16 | Nippon Polyurethane Ind Co Ltd | ポリウレタン系シール結合材組成物 |
| JPH03167286A (ja) * | 1989-11-28 | 1991-07-19 | Sunstar Eng Inc | 湿気硬化性シーリング材組成物 |
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