JPH02302043A - Ｍｏｓ型半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） 本発明は、ＭＯＳ型半導体装置に係わり、特にイオン注
入技術を利用してチャネル領域の不純物低減をはかった
ＭＯＳ型半導体装置及びその製造方法に関する。

（従来の技術） 従来、半導体回路素子の製造において、正金属、炭素及
び酸素等の不純物による汚染は、素子の電気的特性を大
きく劣化させる。例えば、ＭＯ８素子においては、これ
らの汚染は易動度、リーク電流及び閾値電圧等へ影響を
及はすことか知られている。そこで従来より、半導体単
結晶を作成する際に、これらの不純物の混入を抑えるた
めに種々の工夫がなされてきた。

しかし、シリコン単結晶においては、依然として１０”
　ａｔｌｌｓ／ｃ１１３程度の酸素不純物が存在してい
る。また、素子作成の工程を経過する間に重金属や炭素
等の不純物が単結晶に混入していく可能性も大きい。こ
のため、これら不純物に基づく準位にキャリアがトラッ
プされ、本来の素子特性が十分に引き出されていないの
が現状であった。特に、ＭＯＳトランジスタにおいては
、チャネル領域に上記不純物の汚染があると、素子特性
が著しく低下する問題かあった。

（発明が解決しようとする課題） このように従来、ＭＯＳ型半導体装置の形成において、
重金属、炭素及び酸素等の不純物によって素子形成領域
の単結晶が汚染され、この不純物汚染により素子特性が
劣化する問題があった。

本発明は、上記事情を考慮してなされたもので、その目
的とするところは、素子形成領域における半導体単結晶
の不純物汚染を低減することができ、素子特性の向上を
はかり得るＭＯＳ型半導体装置及びその製造方法を提供
することにある。

［発明の構成］ （課題を解決するための手段） 本発明の骨子は、イオン注入法を応用したゲッタリング
効果により、不純物汚染による素子特性の劣化を防止す
ることにある。

即ち本発明は、半導体基板のチャネル領域上にゲート絶
縁膜を介してゲート電極を形成すると共に、チャネル領
域の両側にソース・ドレイン領域を形成したＭＯＳ型半
導体装置において、ソース・ドレイン領域の一部に電気
的に不活性な元素のイオン注入を行うことにより、チャ
ネル領域の不純物をゲッタリングするためのゲッタリン
グ領域を形成するようにしたものである。

また本発明は、上記ＭＯＳ型半導体装置の製造方法にお
いて、第１導電型半導体基板上にゲート絶縁膜を介して
ゲート電極を形成したのち、基板の表面におけるゲート
電極の両側に第２導電型の不純物を導入してソース・ド
レイン領域を形成し、次いでソース・ドレイン領域の一
部に電気的に不活性な元素をイオン注入し、次いで基板
を熱処理して不純物ゲッタリングのためのゲッタリング
領域を形成するようにした方法である。

（作用） 本発明によれば、ソース・ドレイン領域の一部（特に、
チャネル領域に近い部分）にシリコン等の不活性な元素
のイオン注入を行い、その後に熱処理を行うことにより
、イオン注入によるダメージで欠陥（ゲッタリング層）
を発生させる。そして、この欠陥に汚染不純物（重金属
。

炭素、酸素等）をゲッタリングさせる。その結果、素子
のチャネル領域等の汚染が問題となる部分から、素子特
性を劣化させる不純物を取り除くことができる。

このようにして、チャネル領域の汚染が大きく取り除か
れ、シリコン基板におけるＭＯＳトランジスタでは、従
来プロセスによる素子と比較して、リーク電流のレベル
で約１桁、易動度で約２割の向上が得られる。

（実施例） 以下、本発明の詳細を図示の実施例によって説明する。

第１図は本発明の一実施例に係わるＭＯＳトランジスタ
の製造工程を示す断面図である。まず、第１図（ａ）に
示す如く、面方位（１００）。

比抵抗６〜８Ωｃｎのｐ型Ｓｉ基板１０上に素子分離用
酸化膜１１を形成し、素子形成領域上にゲート酸化膜１
２を形成する。さらに、ゲート酸化膜１２上にポリＳｉ
からなるゲート電極１３を形成し、ソース・ドレイン形
成のための不純物イオン注入を行う。その後、不純物活
性化のために、１０００℃で５０分の熱処理を行い、ソ
ースφドレイン領域１４ａ、１４ｂを形成する。

ここまでは、通常のＭＯＳ）ランジスタ製造工程と同様
であるが、本実施例では、この後に第１図（ｂ）に示す
如く、ゲート電極１３及びソースφドレイン領域１４ａ
、１４ｂの一部を除く領域にレジスト１５を形成し、こ
、のレジスト１５をマスクにソース−ドレイン領域１４
ａ。

１４ｂの約３０％の領域にＳｉ＋イオン注入を行い、ゲ
ッタリング層１６を形成する。注入条件は、加速電圧５
０ＫｃＶ　、　　ドーズ量Ｉ　Ｘ　１０”ａｍ−２とし
た。また、注入領域はゲート電極下のチャネル領域の近
傍とした。

次いで、窒素雰囲気中で９００℃の熱処理を行い、第１
図（Ｃ）に示す如く、チャネル領域の汚染不純物をゲッ
タリング層１６に集める。第２図は、熱処理温度による
ゲッタリング効果の違いを見るために、Ｓ　ＩＭＳを用
いてチャネル領域の不純物分析を行った結果である。従
来例（不純物ＪＩＩＯ１８ｃｍ−３）に比して、チャネ
ル領域の汚染は、１０００℃以下の温度でも不純物ｆｆ
ｉ　１０”ｃ「’以下と十分に取り除かれているのが判
る。

ここでは、不純物として特に鉄（Ｆ　ｅ）を示している
が、他の元素も略同様な傾向であった。

これ以降は、通常のＭＯＳトランジスタ製造工程と同様
に、第１図（ｄ）に示す如く、全面に層間絶縁膜１７を
形成してこの絶縁膜１７にコンタクトホールを設け、さ
らにソース・ドレイン領域１４ａ、１４ｂにそれぞれ接
続されるＡｊＪ電極１８を形成することにより、ＭＯＳ
トランジスタが完成することになる。

なお、本実施例では素子寸法は０．５μｍルールで単体
ＭＯＳ）ランジスタを形成したが、この時の素子の特性
結果を第３図に示す。参考のために、ゲッタリングを行
わずに形成した素子の特性を図中に破線で示す。第３図
から、ゲッタリングによりゲート電圧Ｖｇに対するドレ
イン電流１ｄが増加し、駆動力が上がっていることが判
る。この時、相互コンダクタンスＧｍは、約２割程度増
加していることから、キャリアの易動度も２割程度増加
していることが判る。また、リーク電流においても、Ｖ
ｇ−ＯＶにお１）で、１桁近く低減していることが判り
、素子特性の大幅な改善が行われていることが判った。

この効果はＳｔ単結晶基板のみならず、絶縁膜上にＳｔ
単結晶層を形成したＳ　ＯＩ　（ＳｉｌｉｃｏｎＯｎ　
Ｉｎ５ｕｌａｔｏｒ）にも応用できる。特に、シラン（
ＳｉＨ４）ガスの熱分解による多結晶シリコンを原料と
し、２酸化シリコン（Ｓｉ０２）を絶縁膜及び保護膜と
して用いたＳＯＩ技術では、膜の堆積過程或いは単結晶
化過程に、酸素等が不純物として多量に混入する。本実
施例によれば、これらの汚染を効果的１ど取り除くこと
ができ、このようなＳｏ！膜に形成した素子の特性を大
幅に向上できる。

また、前記イオン注入の条件として、イオン注入時の基
板温度を２００”Ｃ以下に保つと、イオン注入による欠
陥を、ゲッタリング効果を得た後に熱処理により効果的
に消失させることができた。さらに、イオン注入時の加
速電圧は、上記以外に３０〜４００　ＫｅＶの範囲であ
れば、同様の効果が得られた。

かくして本実施例によれば、ＭＯＳ）ランジスタのソー
ス・ドレイン領域１．４ａ、１４ｂのチャネル領域に近
接する領域にＳｉのイオン注入を行いゲッタリング層１
６を形成することにより、チャネル領域の不純物をゲッ
タリングすることができ、チャネル領域における不純物
量を著しく低減することができる。また、ソース・ドレ
イン領域１４ａ、　　１４ｔ）の一部に注入するイオン
は基板１０と同じＳｉであるので、該イオン注入により
ソース争ドレイン領域１４ａ１１４ｂの導電型が変化す
る等の不都合はない。

従って、ＭＯＳトランジスタの特性を大幅に向上するこ
とができ、その有用性は絶大である。

なお、本発明は上述した実施例に限定されるものではな
い。前記ソース・ドレイン領域の一部に注入するイオン
はＳ　ｊに限るものではなく、不活性で且つ拡散係数が
小さいものであればよく、例えばゲルマニウム等を用い
ることができる。また、イオン注入の深さ１面積及び注
入量等は仕様に応じて適宜変更可能である。但し、ゲッ
タリング層があまりに大きいとソース・ドレインに悪影
響を及ぼす虞れがあるため、一般にはイオン注入深さ及
び面積はソース・ドレイン領域の５０％以下が望ましく
、イオン注入量は１０１６〜１０Ｉ８ｃＩｌ−’の範囲
が望ましい。また、前記半導体単結晶基板としてサファ
イア上に形成したシリコン単結晶層（ＳＯ３）を用いる
ことも可能であり、さらにゲルマニウム等の他の半導体
ｔｉを用いることも可能である。その他、本発明の要旨
を逸脱しない範囲で、種々変形して実施することができ
る。

［発明の効果］ 以上詳述したように本発明によれば、ソース−ドレイン
領域の一部に不活性な元素のイオン注入を行いゲッタリ
ング層を形成しているので、チャネル領域の不純物汚染
をゲッタリング効果により取り除くことができ、素子特
性の向上をはかり得る。

【図面の簡単な説明】

第１図は本発明の一実施例に係わるＭＯＳトランジスタ
の製造工程を示す断面図、第２図及び第３図はそれぞれ
上記実施例の効果を説明するためのもので、第２図は温
度に対する不純物量の変化を示す特性図、第３図はゲー
トｉｔｓ圧に対するドレイン電流の変化を示す特性図で
ある。 １０・・・Ｓｔ基板、 １１・・・素子分離用酸化膜、 ユ２・・・ゲート酸化膜、 １３・・・ゲート電極、 １４ａ、１４ｂ・・・ソース・ドレイン領域、１５・・
・レジスト、 １６・・・ゲッタリング層、 １７・・・層間絶縁膜、 １８・・・ｉ電極。

Claims (2)

【特許請求の範囲】
1. （１）半導体基板のチャネル領域上にゲート絶縁膜を介
   してゲート電極を形成すると共に、チャネル領域の両側
   にソース・ドレイン領域を形成したＭＯＳ型半導体装置
   において、前記ソース・ドレイン領域の一部に電気的に
   不活性な元素のイオン注入を行い、前記チャネル領域の
   不純物をゲッタリングするためのゲッタリング領域を形
   成してなることを特徴とするＭＯＳ型半導体装置。
2. （２）第１導電型半導体基板上にゲート絶縁膜を介して
   ゲート電極を形成する工程と、前記基板の表面における
   ゲート電極の両側に第２導電型の不純物を導入してソー
   ス・ドレイン領域を形成する工程と、前記ソース・ドレ
   イン領域の一部に電気的に不活性な元素をイオン注入し
   たのち熱処理する工程とを含むことを特徴とするＭＯＳ
   型半導体装置の製造方法。