JPS618953A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS618953A JPS618953A JP59130452A JP13045284A JPS618953A JP S618953 A JPS618953 A JP S618953A JP 59130452 A JP59130452 A JP 59130452A JP 13045284 A JP13045284 A JP 13045284A JP S618953 A JPS618953 A JP S618953A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- wafer
- steps
- difference
- thickness
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の属する技術分野
本発明は半導体装置の製造方法に関し、配線などの急峻
な段差に対し、その後積層する膜のカバーレッジを改善
する半導体装置の製造方法に関する。
な段差に対し、その後積層する膜のカバーレッジを改善
する半導体装置の製造方法に関する。
（２）従来技術の説明
ウェハー表面の段差に対し、各種材料を積層していくと
、除々にカバーレッジが悪くなってくる。
、除々にカバーレッジが悪くなってくる。
特に蒸着、又はスパッタで成長させる金属に対してはそ
の傾向が顕著である。第１図はその例を示したものであ
る。配線１上に通常カバーレッジがもともと良いと言わ
れる、ＣｖＤで成長させた絶縁層２を設け、その上に上
部の配線に使用する蒸着などで成長させた金属３を形成
する。この場合部分４は非常に薄くなりこのため第２層
目の金属３で作成する配線の断線原因となる。
の傾向が顕著である。第１図はその例を示したものであ
る。配線１上に通常カバーレッジがもともと良いと言わ
れる、ＣｖＤで成長させた絶縁層２を設け、その上に上
部の配線に使用する蒸着などで成長させた金属３を形成
する。この場合部分４は非常に薄くなりこのため第２層
目の金属３で作成する配線の断線原因となる。
これを改善する方法として、シリカ又は、高粘度高分子
材料を用いて１段差形成後塗布し、段差をなだらかにし
、カバーレッジの向上を計ろうとする方法がある。
材料を用いて１段差形成後塗布し、段差をなだらかにし
、カバーレッジの向上を計ろうとする方法がある。
しかし、この方法では、新しい材料、新しい装置をそろ
える必要があり、又、新しい材料の半導体装置に与える
影舎も確認する必要があり、簡単な工程変更及び条件変
更では、実施できない欠点がおった。
える必要があり、又、新しい材料の半導体装置に与える
影舎も確認する必要があり、簡単な工程変更及び条件変
更では、実施できない欠点がおった。
（３）発明の詳細な説明
本発明の目的は、特に新しい材料を使用することなしに
配線による急峻な段差をなだらかにし、上部に積層する
金属のカバーレッジを簡単な工程変更２条件変更のみで
行える様にした半導体装置の製造方法を提供することに
ある。
配線による急峻な段差をなだらかにし、上部に積層する
金属のカバーレッジを簡単な工程変更２条件変更のみで
行える様にした半導体装置の製造方法を提供することに
ある。
（４）発明の構成
本発明は、急峻な段を持つ配線などの段差に対し、全面
に絶縁膜を成長させ、ウェハーに対し、垂直方向にエツ
チングができる異方性エッチを用いて、その急峻な段差
周囲にのみ絶縁膜を残し、段差をなだらかにすることに
より、さらに上部に積層する薄膜に対して、カバーレッ
ジを改善させ６゜ ｉ この様な方法によって得られた半導体装置は、シリカ又
は、高分子材料を使用せず、従来がら使用してきたＣｖ
Ｄ成長などで得られる絶縁膜をそのまま段差低減に用い
ることができ、簡単な工程′ 変更２条件変
更により、積層する薄膜のカバーレッジを改善すること
ができる。
に絶縁膜を成長させ、ウェハーに対し、垂直方向にエツ
チングができる異方性エッチを用いて、その急峻な段差
周囲にのみ絶縁膜を残し、段差をなだらかにすることに
より、さらに上部に積層する薄膜に対して、カバーレッ
ジを改善させ６゜ ｉ この様な方法によって得られた半導体装置は、シリカ又
は、高分子材料を使用せず、従来がら使用してきたＣｖ
Ｄ成長などで得られる絶縁膜をそのまま段差低減に用い
ることができ、簡単な工程′ 変更２条件変
更により、積層する薄膜のカバーレッジを改善すること
ができる。
（５） 発明の原理と作用の説明
急峻な段差に対し、それを覆う様に薄膜を成長させ、そ
の後ウェハー表面に対して垂直なエツチング特性を持つ
異方性エツチングでウェハー全面にエツチングを行うと
、段差部側面でのウェハー垂直方向の膜厚は、他の部分
に比較して厚いため、エツチング時間を調整することに
より段差部周囲にのみ薄膜を残すことができ、等測的に
急峻な段をなだらかにすることができる。
の後ウェハー表面に対して垂直なエツチング特性を持つ
異方性エツチングでウェハー全面にエツチングを行うと
、段差部側面でのウェハー垂直方向の膜厚は、他の部分
に比較して厚いため、エツチング時間を調整することに
より段差部周囲にのみ薄膜を残すことができ、等測的に
急峻な段をなだらかにすることができる。
（６）発明の詳細な説明
次に本発明の実施例について、順番に段面図を参照し、
説明する。
説明する。
まず第２図を参照すると、半導体ウェハー上の絶縁膜上
を延在する配Ｍ１を覆うように絶縁膜５を積層する。こ
こで絶縁膜５０段差周囲のウェハーに垂直な方向の厚さ
を６で示し、平坦部でのウェハーに垂直な方向の厚さを
７で示している。ここで６より７の方が薄いため、この
ウェハーに対 やし、つ８・・−に垂直な
一２チ・グ特性を持つ異方 ″−性エッチ
ングを絶縁膜のエッチレートが１の配線材料より高い条
件で、エツチング量として、厚さ６以下行うと第３図と
なる。第３図において段差周囲には絶縁膜５の部分８が
残余する。次に第４図に示すように他の絶縁膜９を形成
し、そして第５図に示すようにスパッタ又は蒸着した金
属１０を形成する。
を延在する配Ｍ１を覆うように絶縁膜５を積層する。こ
こで絶縁膜５０段差周囲のウェハーに垂直な方向の厚さ
を６で示し、平坦部でのウェハーに垂直な方向の厚さを
７で示している。ここで６より７の方が薄いため、この
ウェハーに対 やし、つ８・・−に垂直な
一２チ・グ特性を持つ異方 ″−性エッチ
ングを絶縁膜のエッチレートが１の配線材料より高い条
件で、エツチング量として、厚さ６以下行うと第３図と
なる。第３図において段差周囲には絶縁膜５の部分８が
残余する。次に第４図に示すように他の絶縁膜９を形成
し、そして第５図に示すようにスパッタ又は蒸着した金
属１０を形成する。
ここで第１図と第５図とを比較すると、部分８が段差低
減効果を持ち、第５図の構造の方が、カバーレッジを大
幅に改善できることがわかる。この時絶縁膜５による部
分８の材質が絶縁膜９と同じであれば、あたかも、絶縁
膜９のカバーレッジが、変化しただけに見え、材質的に
信頼性を確認する必要はな〈従来の製造プロセスに対し
、簡単に適用できる。
減効果を持ち、第５図の構造の方が、カバーレッジを大
幅に改善できることがわかる。この時絶縁膜５による部
分８の材質が絶縁膜９と同じであれば、あたかも、絶縁
膜９のカバーレッジが、変化しただけに見え、材質的に
信頼性を確認する必要はな〈従来の製造プロセスに対し
、簡単に適用できる。
第６図は、本発明をさらに発展させたもので、第３図の
状態になった後、第２図と同様に全体に他の絶縁膜を成
長させ、その絶縁膜を段差周囲に残す様に、異方性エッ
チを行ったもので、１１はその絶縁膜の残りである。こ
の様にすると、第３図に比較して、さらに大きな段差低
減効果が期待でき、同様にくり返すことによって、段だ
らし状態を必要に応じて変化させることができる。
状態になった後、第２図と同様に全体に他の絶縁膜を成
長させ、その絶縁膜を段差周囲に残す様に、異方性エッ
チを行ったもので、１１はその絶縁膜の残りである。こ
の様にすると、第３図に比較して、さらに大きな段差低
減効果が期待でき、同様にくり返すことによって、段だ
らし状態を必要に応じて変化させることができる。
（７）発明の詳細な説明
本発明は以上説明した様に異方性エツチング用いて、段
差周囲にのみ薄膜を残すことによってシリカ又は、高粘
度高分子材料など新しい材料などを使用することなしに
、簡単な工程変更９条件変更のみで段差を低減させる効
果がある。
差周囲にのみ薄膜を残すことによってシリカ又は、高粘
度高分子材料など新しい材料などを使用することなしに
、簡単な工程変更９条件変更のみで段差を低減させる効
果がある。
第１図は、段差低減の方法を使用していない場合の、積
層した薄膜の状態を示す断面図である。 第２図乃至第５図は、本発明の第１の実施例を示す断面
図であり、第３図は、第２図の表面の絶縁膜を異方性エ
ツチングを用いて、段差周囲にのみ残る様にエツチング
した断面図であり、第４図は第３図の表面に絶縁膜を積
層した断面図であり、第５図は第４図の表面にカバーレ
ッジが悪い金属を積層した段面図である。 第６図は本発明の第２の実施例を示すもので第３図の様
に段部が、作成された後さらに絶縁膜を成長させ、異方
性エッチで、段差周囲にのみ残る様にエツチングした断
面図である。 尚、図において、１・・・・・・急峻な段を持つ配線、
２°゛°°°・１を被うカバーレッジの良いＣＶＤ成長
などによる絶縁膜、３・・・・・・２の上部に積層した
カバーレッジが悪い蒸着膜などによる金属膜、４・・・
・・・３が段差の影曽により非常に薄くなっている部分
、５・・・・・・１を被うカバーレッジの良いＣＶＤ成
長による絶縁膜、６・・・・・・１の段差周囲でのウェ
ハーに垂直な方向の５の高さ、７・・・・・・平坦部で
の５の高さ、８・・・・・・異方性エッチに、よって１
の段差周囲にだけ残った絶縁膜５の部分、９・・・・・
・１と８を被うカバーレッジの良い（、ＶＤ成長による
絶縁膜、１０・・・・・・９の上部に積層したカバーレ
ッジが悪い蒸着膜などによる金属膜、１１・・・・パ第
３図の様に段部が形成された後、さらに他の絶ＭｊＲ膜
を成長させ異方性エッチによって、１及び８の段差周囲
に残った他の絶縁膜の部分である。 千１図 第２図 千３図
層した薄膜の状態を示す断面図である。 第２図乃至第５図は、本発明の第１の実施例を示す断面
図であり、第３図は、第２図の表面の絶縁膜を異方性エ
ツチングを用いて、段差周囲にのみ残る様にエツチング
した断面図であり、第４図は第３図の表面に絶縁膜を積
層した断面図であり、第５図は第４図の表面にカバーレ
ッジが悪い金属を積層した段面図である。 第６図は本発明の第２の実施例を示すもので第３図の様
に段部が、作成された後さらに絶縁膜を成長させ、異方
性エッチで、段差周囲にのみ残る様にエツチングした断
面図である。 尚、図において、１・・・・・・急峻な段を持つ配線、
２°゛°°°・１を被うカバーレッジの良いＣＶＤ成長
などによる絶縁膜、３・・・・・・２の上部に積層した
カバーレッジが悪い蒸着膜などによる金属膜、４・・・
・・・３が段差の影曽により非常に薄くなっている部分
、５・・・・・・１を被うカバーレッジの良いＣＶＤ成
長による絶縁膜、６・・・・・・１の段差周囲でのウェ
ハーに垂直な方向の５の高さ、７・・・・・・平坦部で
の５の高さ、８・・・・・・異方性エッチに、よって１
の段差周囲にだけ残った絶縁膜５の部分、９・・・・・
・１と８を被うカバーレッジの良い（、ＶＤ成長による
絶縁膜、１０・・・・・・９の上部に積層したカバーレ
ッジが悪い蒸着膜などによる金属膜、１１・・・・パ第
３図の様に段部が形成された後、さらに他の絶ＭｊＲ膜
を成長させ異方性エッチによって、１及び８の段差周囲
に残った他の絶縁膜の部分である。 千１図 第２図 千３図
Claims (1)
- 半導体装置の配線パターン形成後、全面に絶縁膜を形成
し、ウェハーに対し垂直にエッチングが進む異方性エッ
チを用い、全面エッチングを行い配線パターン周囲に絶
縁膜を残し、しかる後にその上に他の絶縁膜を成長させ
る工程を有することを特徴とする半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59130452A JPS618953A (ja) | 1984-06-25 | 1984-06-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59130452A JPS618953A (ja) | 1984-06-25 | 1984-06-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS618953A true JPS618953A (ja) | 1986-01-16 |
Family
ID=15034569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59130452A Pending JPS618953A (ja) | 1984-06-25 | 1984-06-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS618953A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5737853A (en) * | 1980-08-18 | 1982-03-02 | Toshiba Corp | Forming method for multilayer thin-film |
-
1984
- 1984-06-25 JP JP59130452A patent/JPS618953A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5737853A (en) * | 1980-08-18 | 1982-03-02 | Toshiba Corp | Forming method for multilayer thin-film |
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