JPS6189621A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6189621A JPS6189621A JP59211703A JP21170384A JPS6189621A JP S6189621 A JPS6189621 A JP S6189621A JP 59211703 A JP59211703 A JP 59211703A JP 21170384 A JP21170384 A JP 21170384A JP S6189621 A JPS6189621 A JP S6189621A
- Authority
- JP
- Japan
- Prior art keywords
- film
- thickness
- silicon nitride
- island
- lpcvd
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P34/00—Irradiation with electromagnetic or particle radiation of wafers, substrates or parts of devices
- H10P34/40—Irradiation with electromagnetic or particle radiation of wafers, substrates or parts of devices with high-energy radiation
- H10P34/42—Irradiation with electromagnetic or particle radiation of wafers, substrates or parts of devices with high-energy radiation with electromagnetic radiation, e.g. laser annealing
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P90/00—Preparation of wafers not covered by a single main group of this subclass, e.g. wafer reinforcement
- H10P90/19—Preparing inhomogeneous wafers
- H10P90/1904—Preparing vertically inhomogeneous wafers
- H10P90/1906—Preparing SOI wafers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/014—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/061—Manufacture or treatment using SOI processes together with lateral isolation, e.g. combinations of SOI and shallow trench isolations
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/17—Isolation regions comprising dielectric materials formed using trench refilling with dielectric materials, e.g. shallow trench isolations
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/181—Semiconductor-on-insulator [SOI] isolation regions, e.g. buried oxide regions of SOI wafers
Landscapes
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法、詳しくは窓を開けた反
射防止膜を用い、レーザ照射により単結晶化過程で要求
される温度分布をアイランド状に形成し単結晶領域を作
る方法に関する。
射防止膜を用い、レーザ照射により単結晶化過程で要求
される温度分布をアイランド状に形成し単結晶領域を作
る方法に関する。
非晶質絶縁層上の非単結晶半導体膜（シリコン・オン・
インシュレータ、ＳＯＩ ）を単結晶化するために、反
射防止膜を利用する技術がある。これは、非単結晶半導
体股上にストライプ状の反射防止膜をパターニングして
おき、パターンに沿ってレーザ光をスキャニングしてレ
ーザ光の半導体膜中への吸収量を制御して、単結晶化過
程で要求される温度分布を半導体膜中に形成するもので
ある。
インシュレータ、ＳＯＩ ）を単結晶化するために、反
射防止膜を利用する技術がある。これは、非単結晶半導
体股上にストライプ状の反射防止膜をパターニングして
おき、パターンに沿ってレーザ光をスキャニングしてレ
ーザ光の半導体膜中への吸収量を制御して、単結晶化過
程で要求される温度分布を半導体膜中に形成するもので
ある。
第４図（ａ）の平面図とそのＢ−Ｂ線に沿う（ｂｌの断
面図を参照すると、２１は非晶質絶縁層、２２は再結晶
化すべき多結晶シリコン（ポリシリコン）またはアモル
ファスシリコン膜、２３はストライプ状のシリコン窒化
１１Ｑ （Ｓｉ、ＩＮｑ ）膜（反射防止膜）を示す。
面図を参照すると、２１は非晶質絶縁層、２２は再結晶
化すべき多結晶シリコン（ポリシリコン）またはアモル
ファスシリコン膜、２３はストライプ状のシリコン窒化
１１Ｑ （Ｓｉ、ＩＮｑ ）膜（反射防止膜）を示す。
ここで、シリコン窒化膜３相互間の間隔よりも大なるス
ボ・ノド径のアルゴンレーザ（Ａｒ ＪｏｎＬａ５ｅｒ
＋波長４８８０人および５４６０人を主波長成分とする
）を照射すると、反射防止膜の形成されていない部分で
のレーザ光エネルギーの反射率は３５％、シリコン窒化
膜の下では５０％程度であり、第４図（ｂ）に示す構造
においては同図（Ｃ１に示される＆変分布が得られる。
ボ・ノド径のアルゴンレーザ（Ａｒ ＪｏｎＬａ５ｅｒ
＋波長４８８０人および５４６０人を主波長成分とする
）を照射すると、反射防止膜の形成されていない部分で
のレーザ光エネルギーの反射率は３５％、シリコン窒化
膜の下では５０％程度であり、第４図（ｂ）に示す構造
においては同図（Ｃ１に示される＆変分布が得られる。
同図で縦軸Ｔは温度を、横軸はポリシリコン股のす伯を
示すが、シリコン窒化ｊ模２３の間の中間点でポリシリ
コン膜は温度が最も低く、そごが最初に冷却して再結晶
化し小結晶ノリコンとなり、シリコン窒化膜の下には結
晶粒界が発生する。
示すが、シリコン窒化ｊ模２３の間の中間点でポリシリ
コン膜は温度が最も低く、そごが最初に冷却して再結晶
化し小結晶ノリコンとなり、シリコン窒化膜の下には結
晶粒界が発生する。
その結果、第４図（ａ）に符号２４で示すシートから核
成長か始まり、それはレーザ光が同図に見て上方に進む
につれて上方に引きずられて行く。同図の曲線２５はか
かる核成長の拡がりを模式的に示すものである。
成長か始まり、それはレーザ光が同図に見て上方に進む
につれて上方に引きずられて行く。同図の曲線２５はか
かる核成長の拡がりを模式的に示すものである。
（発明かＩＷ決しようとする問題点）
上記した非単結晶半導体膜の単結晶化において、素子形
成領域２６ａ（第４図（ａ））が反射防止膜の存在しな
い部分にあると、同領域は単結晶化されるので特に問題
はないが、素子形成領域が２６ｂで示されるように反射
防止膜の下の部分を含むものであるときには、そこにグ
レインが存在して素子を形成するに適しない。すなわち
、上記例において：よ、素子形成領域がストライブ状の
反射防止膜の１田に位置しなければならないという回路
設計上の制約か加わる問題がある。
成領域２６ａ（第４図（ａ））が反射防止膜の存在しな
い部分にあると、同領域は単結晶化されるので特に問題
はないが、素子形成領域が２６ｂで示されるように反射
防止膜の下の部分を含むものであるときには、そこにグ
レインが存在して素子を形成するに適しない。すなわち
、上記例において：よ、素子形成領域がストライブ状の
反射防止膜の１田に位置しなければならないという回路
設計上の制約か加わる問題がある。
本発明は上記問題点を解決した半導体装置の製造方法を
提供するもので、その手段は、非晶質絶縁層上の非単結
晶半導体膜を単結晶化する方法において、非単結晶″−
１４導体股上にエネルギービームの反射防止膜を形成し
、該反射防止膜に窓を開け、しかる後に前記窓を通して
エネルギービームを照射し前記領域の非す１結晶半導体
を小結晶化することを特徴とする半導体装置の製造方法
によってなされる。
提供するもので、その手段は、非晶質絶縁層上の非単結
晶半導体膜を単結晶化する方法において、非単結晶″−
１４導体股上にエネルギービームの反射防止膜を形成し
、該反射防止膜に窓を開け、しかる後に前記窓を通して
エネルギービームを照射し前記領域の非す１結晶半導体
を小結晶化することを特徴とする半導体装置の製造方法
によってなされる。
上記方法においては、反射防止膜に窓をあけ、単結晶化
過程で要求される温度分布をアイラン］・状に形成し、
直接アイランド形状の単結晶化領域を作るものである。
過程で要求される温度分布をアイラン］・状に形成し、
直接アイランド形状の単結晶化領域を作るものである。
従って、単結晶化しようとするアイランド領域が反射防
止膜に形成する窓の配置、形状および大きさに一致して
形成できるので、自由度の高いＬＳＩ設計が可能となる
。
止膜に形成する窓の配置、形状および大きさに一致して
形成できるので、自由度の高いＬＳＩ設計が可能となる
。
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
本発明実施例は第１図（ａｌの平面図と同図のＢ−Ｂ線
に沿う拡大断面を示す（ｂｌの断面図に示され、Ｌａ、
、、 ｌｅは反射防止膜２に形成された窓を示す。
に沿う拡大断面を示す（ｂｌの断面図に示され、Ｌａ、
、、 ｌｅは反射防止膜２に形成された窓を示す。
第１図ｆｂｌの断面図を参照すると、シリコンウェハ３
に熱酸化により１μｍのｊ漢ｊ￥の５ｉＯｚ ｌｌ臭４
を形成し、その上にシリコン窒化膜５を減圧化学気相成
長法（ＬＰＣＶＤ法）で１０００人のｊ膜厚に成長し、
その」−に再結晶化すべきポリシリコン膜６をＬＰＣＶ
Ｄ法で４０００人のｊ膜厚に成長し、その上に５ｉ０２
膜７を３００人の膜厚に熱酸化により形成し、その上に
シリコン窒化膜８をＬ Ｐ ＣＶ Ｄ法で３００人の膜
厚に成長する。従って、 ５ｉＯ２１１梁７とシリコン
窒化１１Ｑ ８とで第１図ｆａ）の反射防止膜２が構成
される。
に熱酸化により１μｍのｊ漢ｊ￥の５ｉＯｚ ｌｌ臭４
を形成し、その上にシリコン窒化膜５を減圧化学気相成
長法（ＬＰＣＶＤ法）で１０００人のｊ膜厚に成長し、
その」−に再結晶化すべきポリシリコン膜６をＬＰＣＶ
Ｄ法で４０００人のｊ膜厚に成長し、その上に５ｉ０２
膜７を３００人の膜厚に熱酸化により形成し、その上に
シリコン窒化膜８をＬ Ｐ ＣＶ Ｄ法で３００人の膜
厚に成長する。従って、 ５ｉＯ２１１梁７とシリコン
窒化１１Ｑ ８とで第１図ｆａ）の反射防止膜２が構成
される。
第１図ｔａ＋の実施例は、反射防止膜が従来例の如くス
トライブ状に形成されるものでな（、ウェハ全面上に形
成された反射防止膜に、所望の素子形成領域に対応した
アイランド状の窓を作り、これらの窓領域のポリシリコ
ンを結晶粒界な（再結晶化するものである。
トライブ状に形成されるものでな（、ウェハ全面上に形
成された反射防止膜に、所望の素子形成領域に対応した
アイランド状の窓を作り、これらの窓領域のポリシリコ
ンを結晶粒界な（再結晶化するものである。
単結晶化には、例えばＧＷ （連続波）のＡｒレーザ（
パワーは８〜１４Ｗ）を用い、スキャンスピードは１〜
５μｍ／ｓｅａとし、シリコンウェハ３は４５０°Ｃに
加熱し空気中でスキャンする。スキャンはレーザ光源を
固定しウェハを動かしてなしたが、逆になすことも可能
である。すだ、再結晶化に用いるエネルギー源はレーザ
光に限定されるものではなく、その他のエネルギービー
ムも用いうる。
パワーは８〜１４Ｗ）を用い、スキャンスピードは１〜
５μｍ／ｓｅａとし、シリコンウェハ３は４５０°Ｃに
加熱し空気中でスキャンする。スキャンはレーザ光源を
固定しウェハを動かしてなしたが、逆になすことも可能
である。すだ、再結晶化に用いるエネルギー源はレーザ
光に限定されるものではなく、その他のエネルギービー
ムも用いうる。
第２図ｔａ＞の平面図には第１図のア・イラントの１つ
１ａのみが示されるが、このアイランドにおけるレーザ
光照射後の温度分布は同図（ｂｌと（Ｃ）に示ず如くで
ある。なお、同図ｆｂ）、（Ｃ１の線図において、符号
Ｔを付した軸は温度を、その軸に直交する軸はアイラン
ドの幅を示す。すなわち、アイランドの中心部分が最も
低温で、アイランドの周辺に近つくにつれて温度が高く
なる６１に四分布が得られる。
１ａのみが示されるが、このアイランドにおけるレーザ
光照射後の温度分布は同図（ｂｌと（Ｃ）に示ず如くで
ある。なお、同図ｆｂ）、（Ｃ１の線図において、符号
Ｔを付した軸は温度を、その軸に直交する軸はアイラン
ドの幅を示す。すなわち、アイランドの中心部分が最も
低温で、アイランドの周辺に近つくにつれて温度が高く
なる６１に四分布が得られる。
従って、固化過十二ａでの核成長はアイランドの中心に
できるシード９を基点に始まりまわりに曲線１０に示す
如く拡がってアイランド形状の単結晶化領域が形成され
、その過■♀においてはダレインハウンダリーの発生は
全くないので、単結晶化か良好に進行する。
できるシード９を基点に始まりまわりに曲線１０に示す
如く拡がってアイランド形状の単結晶化領域が形成され
、その過■♀においてはダレインハウンダリーの発生は
全くないので、単結晶化か良好に進行する。
レーザ光の照射方法を第３図の模式的平面図を参照して
説明すると、レーザ光のスポット径がＴであるとき、レ
ーザ光のスキャン方向く図に矢印Ｉで示す）に対して直
角方向のアイランドｉｆ、、、。
説明すると、レーザ光のスポット径がＴであるとき、レ
ーザ光のスキャン方向く図に矢印Ｉで示す）に対して直
角方向のアイランドｉｆ、、、。
１１の横方開拡がり ｔ （ｆ 、、、ｉ）は、 ｔ
（ｆ 、、、ｉ）くＴであることが必要で、レーザ光は
、スポットを部分的に重ねて（オーバーランプさせて）
照射する。
（ｆ 、、、ｉ）くＴであることが必要で、レーザ光は
、スポットを部分的に重ねて（オーバーランプさせて）
照射する。
以上説明したように本発明によれば、窓を開けた反射防
止膜を用いてレーザ光照射によりアイランド形状の単結
晶領域を絶縁層上の非単結晶半導体膜に形成することが
できるので、ＬＳＩの設計の自由度を高めるに効果大で
ある。なお、ＳＯＩの再結晶化にはレーザ光のみならず
その他のエネルギービームを使用しうるちのであり、本
発明の適用範囲は上記した数値に制限されるものでない
。
止膜を用いてレーザ光照射によりアイランド形状の単結
晶領域を絶縁層上の非単結晶半導体膜に形成することが
できるので、ＬＳＩの設計の自由度を高めるに効果大で
ある。なお、ＳＯＩの再結晶化にはレーザ光のみならず
その他のエネルギービームを使用しうるちのであり、本
発明の適用範囲は上記した数値に制限されるものでない
。
第１図（ａ）は本発明の方法を実施する工程における半
導体装置要部の平面図、同図（ｂ）はその（ａ）におけ
るＢ−Ｂ線に沿う拡大断面図、第２図（ａｌは第１図＋
ａ）のアイランド領域の１つの平面図、同図（ｂ）と（
Ｃ１はアイランドの温度分布を示す線図、第３図はレー
ザ光照射方法を示すための第１図のアイランド領域の平
面図、第４図（ａ）は従来方法を示す半導体装置要部の
平面図、同図ｆｂ）はその（ａ）におけるＢ−Ｂ線に沿
う断面図である。 図中、１ａ、、、ｌｉはアイランド、２は反射防止１模
、３はシリコンウェハ、４と７は５ｒ０２膜、５ト８は
シリコン窒化膜、６はポリシリコン膜、をそれぞれ示す
。 特 許 出願人 富士通株式会’；ｉ７．ｒ代理人
弁理士 松 岡 宏四負町ぐ」、１第１図 第２図 （ａ） （ｃ） 第３図 ＋７
導体装置要部の平面図、同図（ｂ）はその（ａ）におけ
るＢ−Ｂ線に沿う拡大断面図、第２図（ａｌは第１図＋
ａ）のアイランド領域の１つの平面図、同図（ｂ）と（
Ｃ１はアイランドの温度分布を示す線図、第３図はレー
ザ光照射方法を示すための第１図のアイランド領域の平
面図、第４図（ａ）は従来方法を示す半導体装置要部の
平面図、同図ｆｂ）はその（ａ）におけるＢ−Ｂ線に沿
う断面図である。 図中、１ａ、、、ｌｉはアイランド、２は反射防止１模
、３はシリコンウェハ、４と７は５ｒ０２膜、５ト８は
シリコン窒化膜、６はポリシリコン膜、をそれぞれ示す
。 特 許 出願人 富士通株式会’；ｉ７．ｒ代理人
弁理士 松 岡 宏四負町ぐ」、１第１図 第２図 （ａ） （ｃ） 第３図 ＋７
Claims (1)
- 非晶質絶縁層上に形成された非単結晶半導体膜上にエ
ネルギービームの反射防止膜を形成し、該反射防止膜に
窓を開け、しかる後に前記窓を有する反射防止膜を通し
てエネルギービームを照射し前記窓領域内の非単結晶半
導体を結晶粒界なく再結晶化することを特徴とする半導
体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59211703A JPS6189621A (ja) | 1984-10-09 | 1984-10-09 | 半導体装置の製造方法 |
| EP85111301A EP0178447B1 (en) | 1984-10-09 | 1985-09-06 | A manufacturing method of an integrated circuit based on semiconductor-on-insulator technology |
| DE8585111301T DE3587100T2 (de) | 1984-10-09 | 1985-09-06 | Verfahren zur herstellung einer auf der halbleiter-auf-isolator-technologie basierenden integrierten schaltung. |
| KR1019850007151A KR900000561B1 (ko) | 1984-10-09 | 1985-09-27 | 반도체 집적회로의 제법 및 그를 이용하여 제조된 장치 |
| US07/513,045 US5077233A (en) | 1984-10-09 | 1990-04-23 | Method for recrystallizing specified portions of a non-crystalline semiconductor material to fabricate a semiconductor device therein |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59211703A JPS6189621A (ja) | 1984-10-09 | 1984-10-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6189621A true JPS6189621A (ja) | 1986-05-07 |
Family
ID=16610188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59211703A Pending JPS6189621A (ja) | 1984-10-09 | 1984-10-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6189621A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6168980B1 (en) | 1992-08-27 | 2001-01-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5693312A (en) * | 1979-12-26 | 1981-07-28 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS58184720A (ja) * | 1982-04-23 | 1983-10-28 | Nec Corp | 半導体膜の製造方法 |
-
1984
- 1984-10-09 JP JP59211703A patent/JPS6189621A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5693312A (en) * | 1979-12-26 | 1981-07-28 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS58184720A (ja) * | 1982-04-23 | 1983-10-28 | Nec Corp | 半導体膜の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6168980B1 (en) | 1992-08-27 | 2001-01-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0235819B1 (en) | Process for producing single crystal semiconductor layer | |
| US5077233A (en) | Method for recrystallizing specified portions of a non-crystalline semiconductor material to fabricate a semiconductor device therein | |
| JPS62172713A (ja) | 半導体装置の製造方法 | |
| US4661167A (en) | Method for manufacturing a monocrystalline semiconductor device | |
| JPS62132311A (ja) | 導電体膜の再結晶化方法 | |
| JPS63102265A (ja) | 半導体装置の製造方法 | |
| JPS6115319A (ja) | 半導体装置の製造方法 | |
| JPS61251115A (ja) | 絶縁膜上の半導体単結晶成長方法 | |
| JPS6189621A (ja) | 半導体装置の製造方法 | |
| JPS6342417B2 (ja) | ||
| JPS6159820A (ja) | 半導体装置の製造方法 | |
| JPH02267931A (ja) | 半導体装置の製造方法 | |
| JPS6347256B2 (ja) | ||
| JPH0236051B2 (ja) | ||
| JPH0652712B2 (ja) | 半導体装置 | |
| JPS62219510A (ja) | 単結晶島状領域の形成方法 | |
| JP2526380B2 (ja) | 多層半導体基板の製造方法 | |
| JPH0560668B2 (ja) | ||
| JPS6236809A (ja) | 単結晶成長方法 | |
| JPS58180019A (ja) | 半導体基体およびその製造方法 | |
| JPS6149411A (ja) | シリコン膜の単結晶化方法 | |
| JPS62130509A (ja) | 半導体基体の製造方法 | |
| JPH0523492B2 (ja) | ||
| JPS60231319A (ja) | 半導体装置の製造方法 | |
| JPS63271916A (ja) | シリコン薄膜の形成方法 |