JPS6189667A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6189667A JPS6189667A JP59212039A JP21203984A JPS6189667A JP S6189667 A JPS6189667 A JP S6189667A JP 59212039 A JP59212039 A JP 59212039A JP 21203984 A JP21203984 A JP 21203984A JP S6189667 A JPS6189667 A JP S6189667A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- single crystal
- conductor
- semiconductor device
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D10/00—Bipolar junction transistors [BJT]
- H10D10/40—Vertical BJTs
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、超高速、高集積の半導体装置に一般的に応用
される半導体装置の製造方法に関する。
される半導体装置の製造方法に関する。
従来例の構成とその問題点
半導体装置の高速化、高集積化に伴なって、微細加工波
ｊｌ、■、自己整合技術が不可決になってきている。さ
らに、バイポーラ型では層厚さ方向の薄膜化と制御が重
要になっている。これらを実現するため種々の構造が提
案されている、その−例を第１図に挙ける。同図からも
明らかなように自己整合型プロセスにするために複雑な
多層の薄膜を繰り返し使用している。先ず、第１図ａの
ようにＰ型基板１にＮ 埋込２を行ない、続いて、Ｎエ
ピ層３，３′を形成する。この時、エビ成長中にＮ＋埋
込２が公知のようにもち上がる。この後薄い酸化膜４．
窒化膜５．ドープ多結晶シリコン６、さらに、窒化膜７
．酸化膜８と６層積み重さね、通常の露光技術によりパ
ターン形成を行なう。例えばドライエッチ技１ｌｌｆ
Ｋよって、上記５層を順次選択的に除去し、ＲＶｉ ｌ
’！ｌ：、Ｎエビ層３′をエッチし、メサ形状を形成す
る。
ｊｌ、■、自己整合技術が不可決になってきている。さ
らに、バイポーラ型では層厚さ方向の薄膜化と制御が重
要になっている。これらを実現するため種々の構造が提
案されている、その−例を第１図に挙ける。同図からも
明らかなように自己整合型プロセスにするために複雑な
多層の薄膜を繰り返し使用している。先ず、第１図ａの
ようにＰ型基板１にＮ 埋込２を行ない、続いて、Ｎエ
ピ層３，３′を形成する。この時、エビ成長中にＮ＋埋
込２が公知のようにもち上がる。この後薄い酸化膜４．
窒化膜５．ドープ多結晶シリコン６、さらに、窒化膜７
．酸化膜８と６層積み重さね、通常の露光技術によりパ
ターン形成を行なう。例えばドライエッチ技１ｌｌｆ
Ｋよって、上記５層を順次選択的に除去し、ＲＶｉ ｌ
’！ｌ：、Ｎエビ層３′をエッチし、メサ形状を形成す
る。
次に、この上に、又、酸化膜、厚い窒化膜の二層パター
ンを形成し、選択酸化を行ない、酸化膜９により分離を
行なう。そして、窒化膜、畝化；ユ４を除去する（第１
図ｂ）。さらに、窒化膜７を除去した後、多結晶シリコ
ン膜１０を形成して熱処理を行うと、ドープ多結晶シリ
コン６の不純物が多結晶ノリコン１０に拡散するため、
エツチングによって、選択的に高濃度部分が除去されＮ
エピ層３に接続される多結晶シリコン膜１０が残存形成
される。しかし、段差部などはエツチングされ易すいた
めに多結晶シリコン１ｏはＮエピ層３から分νｌヨされ
てしまうことが多い。このＶｘｅ化処理により、多結晶
シリコン膜１０を酸化し、酸化膜１１を形成する。この
後、コンタクト窓を開口部、アルミ配線１２を行い、第
１図ｄの最終構造を得る。
ンを形成し、選択酸化を行ない、酸化膜９により分離を
行なう。そして、窒化膜、畝化；ユ４を除去する（第１
図ｂ）。さらに、窒化膜７を除去した後、多結晶シリコ
ン膜１０を形成して熱処理を行うと、ドープ多結晶シリ
コン６の不純物が多結晶ノリコン１０に拡散するため、
エツチングによって、選択的に高濃度部分が除去されＮ
エピ層３に接続される多結晶シリコン膜１０が残存形成
される。しかし、段差部などはエツチングされ易すいた
めに多結晶シリコン１ｏはＮエピ層３から分νｌヨされ
てしまうことが多い。このＶｘｅ化処理により、多結晶
シリコン膜１０を酸化し、酸化膜１１を形成する。この
後、コンタクト窓を開口部、アルミ配線１２を行い、第
１図ｄの最終構造を得る。
以上のプロセス説明で明らかなように、従来はプロセス
そのものが複雑に多層の薄膜を使用しているため、エツ
チングにおける選択性や制御性ないしは薄膜厚さ制御に
非常な精度が要求される点、エツチングによる断線や、
凹部における汚染の残存し易しい事、エツチングによる
溝深さの制御が高精度に必要な事、さらにエビ成長にお
いて埋込みの持ち上がりのある事やイオン注入による結
晶欠陥の他、急峻な接合を得難い点などの種々の問題点
を有している。
そのものが複雑に多層の薄膜を使用しているため、エツ
チングにおける選択性や制御性ないしは薄膜厚さ制御に
非常な精度が要求される点、エツチングによる断線や、
凹部における汚染の残存し易しい事、エツチングによる
溝深さの制御が高精度に必要な事、さらにエビ成長にお
いて埋込みの持ち上がりのある事やイオン注入による結
晶欠陥の他、急峻な接合を得難い点などの種々の問題点
を有している。
他にも種々の方法が提案されてはいるか、いずれも全く
同様の問題点を抱えており、これらの解決がこれら半導
体装置の実用化において必要な事項となっている。
同様の問題点を抱えており、これらの解決がこれら半導
体装置の実用化において必要な事項となっている。
発明の目的
本発明は、以上のような問題点を解決し、自己整合的に
微細な構造（平面及び深さ方向）及び同時に急峻な接合
をも実現せしめる新しい半導体装置の製造方法を提供す
る。
微細な構造（平面及び深さ方向）及び同時に急峻な接合
をも実現せしめる新しい半導体装置の製造方法を提供す
る。
発明の構成
本発明は第１の導電体基板域が絶縁層間に少なくとも開
口部にて露出され、その開口部に、低温同時エピ−エッ
チ技術により導電体を含む第１の単結晶を形成すると共
に前記絶縁層の一部を除去する工程と、同種及び異種の
導電体を含む第２の単結晶層を前記第１め単結晶層上に
自己整合的に形成する工程を含むことを特徴とした半導
体装置の製造方法である。
口部にて露出され、その開口部に、低温同時エピ−エッ
チ技術により導電体を含む第１の単結晶を形成すると共
に前記絶縁層の一部を除去する工程と、同種及び異種の
導電体を含む第２の単結晶層を前記第１め単結晶層上に
自己整合的に形成する工程を含むことを特徴とした半導
体装置の製造方法である。
実施例の説明
本発明に係る実施例を第２図を用いて行なう。
まず、Ｐ型（１１１）３Ω（，１１１基板１１にＮ 埋
込み１２を形成し、高圧酸化により熱酸化膜１３を０．
６μｍ厚形成し、巾１．３μｍ長さ１０μｍのエミッタ
一部１４を開口した（第２図ａ）。この試料をエビ装置
（いわゆる分子線エビ装置）に装填し、先ず高真空中１
０ ”ｔＤｒｒで９６０°Ｃに加熱し、表面を清浄化し
た後、引き続き６人／ＳでＳｉを蒸着すると共にｓｂを
イオン化セルから同時に飛散せしめ、ドドーブした濃度
１０”／ｃＡの厚さｏ、３８ｍエビ層１６を形成した（
第２図ｂ）。この結果、熱酸化膜１３はかなりエツチン
グされ、厚さが約０．３μｍとなり、はぼ平旦化された
。なお、この時、厚さ約０，０６ ／ｊ ｍの多結晶層
１３が薄（形成されていることが別の実験で確認された
。
込み１２を形成し、高圧酸化により熱酸化膜１３を０．
６μｍ厚形成し、巾１．３μｍ長さ１０μｍのエミッタ
一部１４を開口した（第２図ａ）。この試料をエビ装置
（いわゆる分子線エビ装置）に装填し、先ず高真空中１
０ ”ｔＤｒｒで９６０°Ｃに加熱し、表面を清浄化し
た後、引き続き６人／ＳでＳｉを蒸着すると共にｓｂを
イオン化セルから同時に飛散せしめ、ドドーブした濃度
１０”／ｃＡの厚さｏ、３８ｍエビ層１６を形成した（
第２図ｂ）。この結果、熱酸化膜１３はかなりエツチン
グされ、厚さが約０．３μｍとなり、はぼ平旦化された
。なお、この時、厚さ約０，０６ ／ｊ ｍの多結晶層
１３が薄（形成されていることが別の実験で確認された
。
このような、エビ成長とエツチングが同時に生ずるのは
、第３１に示すように、熱酸化膜で返る５１０２ 上に
飛来したＳｉは、一定の条件ではＳｉＯ２＋Ｓｉ−，２
ＳｉＯ↑となり、蒸発するが、Ｓｉ 七ではそのまま
エビ成長するためである。即ち、低温同時エピ−エッチ
法である。
、第３１に示すように、熱酸化膜で返る５１０２ 上に
飛来したＳｉは、一定の条件ではＳｉＯ２＋Ｓｉ−，２
ＳｉＯ↑となり、蒸発するが、Ｓｉ 七ではそのまま
エビ成長するためである。即ち、低温同時エピ−エッチ
法である。
次に、温度を下げ、約ｅｔｓｏ’ｃとした後、２層１６
を１０人／Ｓでエビ成長を行う。この時Ｇ＆をやはりイ
オン化セルから同時に蒸発させ２×１ｏ／ｃｄにＰ型ド
ープを行った。厚みは０．２μｍである。さらに引き続
き、Ｎ 層１７をｓｂドープにより、０．３μｍ厚に形
成した。この時、Ｎ層１６上には自己整合的に単結晶層
である２層１６、Ｎ 層１７が形成され、絶縁層１３上
にはドープされた多結晶層１６′、１７′が形成される
（第２図Ｃ）。上述のように温度が高く、蒸着速度が遅
いとｓｉｏ ２のエツチングか生ずるが、温度が低く蒸
着速度が早いとエツチングは生じず、多結晶層が形成さ
れる。
を１０人／Ｓでエビ成長を行う。この時Ｇ＆をやはりイ
オン化セルから同時に蒸発させ２×１ｏ／ｃｄにＰ型ド
ープを行った。厚みは０．２μｍである。さらに引き続
き、Ｎ 層１７をｓｂドープにより、０．３μｍ厚に形
成した。この時、Ｎ層１６上には自己整合的に単結晶層
である２層１６、Ｎ 層１７が形成され、絶縁層１３上
にはドープされた多結晶層１６′、１７′が形成される
（第２図Ｃ）。上述のように温度が高く、蒸着速度が遅
いとｓｉｏ ２のエツチングか生ずるが、温度が低く蒸
着速度が早いとエツチングは生じず、多結晶層が形成さ
れる。
次に、弗硝酸酢酸液（弗酸１．硝酸５０．酢酸５０）で
エツチングすると、多結晶層は単結晶層より約３５倍早
い速度でエツチングされるため、自己整合的に多結晶層
１７′のみをほぼ除去できる。
エツチングすると、多結晶層は単結晶層より約３５倍早
い速度でエツチングされるため、自己整合的に多結晶層
１７′のみをほぼ除去できる。
この後、レジストマスクにより、ペース領域となる部分
１８を残して、多結晶層を除去する（第２図ｄ）。
１８を残して、多結晶層を除去する（第２図ｄ）。
第２図ｄの基板上のボロンガラスを被着せしめ、８５０
’Ｃ１０分の熱処理を行った、ボロンガラスを除去後、
高圧酸化によって厚さ０．２μｍの熱酸化膜を形成した
後、ＬＰＣ：ＶＤ酸化膜をさらに０．２ ／ｌ ｍ形成
して表面酸化膜１９を形成した後、エミッター、コレク
ター４を開口し、ＡＳを３０ＫＶで１０／ｃ＋４イオン
注入し、９００’０５分の活性化熱処理を行った。キの
后、ペースを開口し、コンタクト部をエツチングした後
、配線２ｏを行った（第２図ｅ）。
’Ｃ１０分の熱処理を行った、ボロンガラスを除去後、
高圧酸化によって厚さ０．２μｍの熱酸化膜を形成した
後、ＬＰＣ：ＶＤ酸化膜をさらに０．２ ／ｌ ｍ形成
して表面酸化膜１９を形成した後、エミッター、コレク
ター４を開口し、ＡＳを３０ＫＶで１０／ｃ＋４イオン
注入し、９００’０５分の活性化熱処理を行った。キの
后、ペースを開口し、コンタクト部をエツチングした後
、配線２ｏを行った（第２図ｅ）。
＋ ＋
さらに、エミッター直下のＮ ＰＮＮ Ｐ層の不純
物濃度分布をいわゆるＳＩＭＳ法によって解析した所、
その分解能では体側できない位に、シャープな接合がほ
ぼ予測された厚さ通りに観測された。又、エミッターに
柱状に成長した単結晶部の巾は、断面の走査電子顕微鏡
観察の結果、はぼ開口部１４の巾と同じ１，３μｍ通り
、自己整合的に成長し、一番先端で１．２μｍになって
いることがわかった。
物濃度分布をいわゆるＳＩＭＳ法によって解析した所、
その分解能では体側できない位に、シャープな接合がほ
ぼ予測された厚さ通りに観測された。又、エミッターに
柱状に成長した単結晶部の巾は、断面の走査電子顕微鏡
観察の結果、はぼ開口部１４の巾と同じ１，３μｍ通り
、自己整合的に成長し、一番先端で１．２μｍになって
いることがわかった。
以上のようにして得られたトランジスター〇しゃ断物性
は約１２ＧＨ２と高く、従来の６〜６０Ｈ２に対して、
非常に高速化が達成された、合部、不純物層の厚さ、０
度を最適化することで、さらに高速化できる児通しであ
る。
は約１２ＧＨ２と高く、従来の６〜６０Ｈ２に対して、
非常に高速化が達成された、合部、不純物層の厚さ、０
度を最適化することで、さらに高速化できる児通しであ
る。
発明の効果
以上の説明の明らかなように、本発明によれば比較的簡
単な工程により、自己整合的に微細加工が実現できた。
単な工程により、自己整合的に微細加工が実現できた。
第３図は低温同時エピ−エッチ法を示す特性図である。
１１・・・・・・基板、１３・・・・・・酸化膜、１５
・・・・・・Ｎエピ層、１６・・・・・・Ｐ層、１７・
・−・・・Ｎ 層、１６’、１７’・・・・・・多結晶
層。 ・：［：代理人の氏名 弁理士 中 尾
敏 男 ほか１名Ｑ １ 第２０ ｆ４ 第３図
・・・・・・Ｎエピ層、１６・・・・・・Ｐ層、１７・
・−・・・Ｎ 層、１６’、１７’・・・・・・多結晶
層。 ・：［：代理人の氏名 弁理士 中 尾
敏 男 ほか１名Ｑ １ 第２０ ｆ４ 第３図
Claims (1)
- 第１の導電体基板域が絶縁層間に少なくとも開口部に
て露出され、その開口部に、低温同時エピ−エッチ技術
により導電体を含む第１の単結晶を形成すると共に前記
絶縁層の一部を除去する工程と、同種及び異種の導電体
を含む第２の単結晶層を前記第１の単結晶層上に自己整
合的に形成する工程を含むことを特徴とした半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59212039A JPS6189667A (ja) | 1984-10-09 | 1984-10-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59212039A JPS6189667A (ja) | 1984-10-09 | 1984-10-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6189667A true JPS6189667A (ja) | 1986-05-07 |
Family
ID=16615854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59212039A Pending JPS6189667A (ja) | 1984-10-09 | 1984-10-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6189667A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS649657A (en) * | 1987-07-01 | 1989-01-12 | Nec Corp | Junction transistor |
| JPH05211158A (ja) * | 1992-01-20 | 1993-08-20 | Nec Corp | 半導体装置およびその製造方法 |
-
1984
- 1984-10-09 JP JP59212039A patent/JPS6189667A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS649657A (en) * | 1987-07-01 | 1989-01-12 | Nec Corp | Junction transistor |
| JPH05211158A (ja) * | 1992-01-20 | 1993-08-20 | Nec Corp | 半導体装置およびその製造方法 |
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