JPS6194342A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPS6194342A JPS6194342A JP21510284A JP21510284A JPS6194342A JP S6194342 A JPS6194342 A JP S6194342A JP 21510284 A JP21510284 A JP 21510284A JP 21510284 A JP21510284 A JP 21510284A JP S6194342 A JPS6194342 A JP S6194342A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は半導体素子の製造方法に関し、詳しくは、多
結晶シリコン膜（以下ポリシリコンと呼ぶンの）やター
ン形成方法に関する。
結晶シリコン膜（以下ポリシリコンと呼ぶンの）やター
ン形成方法に関する。
（従来の技術）
シリコン集積回路は、今後、ますます微細化が進み、高
密度化・高集積化が図られようとしている。これを支え
るエツチングにおける技術の一つが反応性イオンエッチ
（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈ ；ＲＩＥ）ｔ
−筆頭とする異方性エツチングである。異方性エツチン
グは、超ＬＳＩ技術総集編１９８２年版（昭５７−７）
ダイヤモンド社経営開発編集部Ｐ２１３−Ｐ２２３にＲ
ＩＥが詳述されているように、従来のいわゆるウェット
エッチ憧たはプラズマエッチのような異方性エツチング
と異なり、エツチングマスク材端からの横方向へのエツ
チング量が少なく、被エツチング物にほぼエツチングマ
スク通りの寸法の／４ターンが転写される。したがって
、フォトマスクからの変換差が小さく微細化に適してお
シ、今後、ますます使用されようとしている。
密度化・高集積化が図られようとしている。これを支え
るエツチングにおける技術の一つが反応性イオンエッチ
（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈ ；ＲＩＥ）ｔ
−筆頭とする異方性エツチングである。異方性エツチン
グは、超ＬＳＩ技術総集編１９８２年版（昭５７−７）
ダイヤモンド社経営開発編集部Ｐ２１３−Ｐ２２３にＲ
ＩＥが詳述されているように、従来のいわゆるウェット
エッチ憧たはプラズマエッチのような異方性エツチング
と異なり、エツチングマスク材端からの横方向へのエツ
チング量が少なく、被エツチング物にほぼエツチングマ
スク通りの寸法の／４ターンが転写される。したがって
、フォトマスクからの変換差が小さく微細化に適してお
シ、今後、ますます使用されようとしている。
このような異方性エツチングでは、第２図のようにシリ
コシ基板１６表面に膜２により段差があり、そこに被エ
ツチング物３を形成しエツチングする場合、下地段差部
の側面に被エツチング物３ａが残りやすい。
コシ基板１６表面に膜２により段差があり、そこに被エ
ツチング物３を形成しエツチングする場合、下地段差部
の側面に被エツチング物３ａが残りやすい。
（発明が解決しようとする問題点）
そして、このことが、例えばシリコン集積回路のメモリ
などの製造においては問題となった。
などの製造においては問題となった。
すなわち、シリコン集積回路のメモリの製造方法におい
ては、第３図（ａ）のように、シリコン基板１１上に第
１ポリシリコンのパターン１２を形成した後、第２ポリ
シリコンとの層間絶縁膜１３を熱酸化あるいはＣＶ Ｄ
（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏ −５ｉ
ｔｉｏｎ ）法などにより形成し、続いて第２ポリシリ
コン１４’ｋＣＶＤ法で被着させ、その第２ポリシリコ
ン１４の非エツチング部を図′示しないレジストで覆っ
た上で、第２ポリシリコン１４ ’ｔＲＩＥでエツチン
グして第４図の平面図に示すような第２ポリシリコンノ
臂ターン１４ａ、１４ｂ４得ているが、ＲＩＥで第２ポ
リシリコン１４をエツチングすると、第２ポリシリコン
１４が除去されるべき部分でも第３図伽）のように第１
ポリシリコンノ臂ターン１２の側面に第２ポリシリコン
１４が残る。
ては、第３図（ａ）のように、シリコン基板１１上に第
１ポリシリコンのパターン１２を形成した後、第２ポリ
シリコンとの層間絶縁膜１３を熱酸化あるいはＣＶ Ｄ
（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏ −５ｉ
ｔｉｏｎ ）法などにより形成し、続いて第２ポリシリ
コン１４’ｋＣＶＤ法で被着させ、その第２ポリシリコ
ン１４の非エツチング部を図′示しないレジストで覆っ
た上で、第２ポリシリコン１４ ’ｔＲＩＥでエツチン
グして第４図の平面図に示すような第２ポリシリコンノ
臂ターン１４ａ、１４ｂ４得ているが、ＲＩＥで第２ポ
リシリコン１４をエツチングすると、第２ポリシリコン
１４が除去されるべき部分でも第３図伽）のように第１
ポリシリコンノ臂ターン１２の側面に第２ポリシリコン
１４が残る。
すなわち、第４図の点線の部分に第２ポリシリコン１４
が残る（第３図（ｂ）は第４図のＡ−Ａ部分の断面図で
ある）。したがって、この第２ポリシリコン１４の残渣
で第２ポリシリコンパターン１４ａ。
が残る（第３図（ｂ）は第４図のＡ−Ａ部分の断面図で
ある）。したがって、この第２ポリシリコン１４の残渣
で第２ポリシリコンパターン１４ａ。
１４ｂがショートして歩留りが低下する。
これを避けるため異方性エツチング性を弱くすルト、エ
ツチングマスク通りの寸法のパターンを転写できるとい
う異方性エツチングの特徴が損なわれる。また、オーバ
ーエツチングを行って段差部の残渣を除去しようとする
と、必要以上に平坦部の下地が損傷を焚け、延いては素
子特性に悪影響を及ぼすという問題点がある。
ツチングマスク通りの寸法のパターンを転写できるとい
う異方性エツチングの特徴が損なわれる。また、オーバ
ーエツチングを行って段差部の残渣を除去しようとする
と、必要以上に平坦部の下地が損傷を焚け、延いては素
子特性に悪影響を及ぼすという問題点がある。
（問題点を解決するだめの手段〉
そこで、この発明では、ポリシリコンの異方性エツチン
グ後、下地段差部側面のポリシリコンの残欲を酸化する
。
グ後、下地段差部側面のポリシリコンの残欲を酸化する
。
（作用）
ポリシリコンの残渣を酸化すると、それは、非導電性の
Ｓｉｎ、に変わる。したがって、残直によるショートな
どの問題はなくなる。
Ｓｉｎ、に変わる。したがって、残直によるショートな
どの問題はなくなる。
（実施例）
以下この発明の一実施例を第１図（この図は第４図のＢ
−Ｂ部分の断面図に相幽する）を従前して説明する。
−Ｂ部分の断面図に相幽する）を従前して説明する。
第１図（ａ）において、２１は半導体基板としてのシリ
コン基板であり、このシリコン基板２１上に第１ポリシ
リコンのパターン２２を形成した後、全面に眉間絶縁膜
２３を形成し、さらにその上に第２ポリシリコン２４を
被着する。ここで、層間絶縁膜２３は例えば数百ｎｍ厚
の熱酸化５ｉＯ１膜からなる。また、第２ポリシリコン
２４は例えば減圧ＣＶＤ法で数百ｎｍ厚に形成されるも
ので、このポリシリコン２４には「ｉｎ ａｉｔと」か
或いは被着後、リン（Ｐ）などの不純物のドーピングを
行う。
コン基板であり、このシリコン基板２１上に第１ポリシ
リコンのパターン２２を形成した後、全面に眉間絶縁膜
２３を形成し、さらにその上に第２ポリシリコン２４を
被着する。ここで、層間絶縁膜２３は例えば数百ｎｍ厚
の熱酸化５ｉＯ１膜からなる。また、第２ポリシリコン
２４は例えば減圧ＣＶＤ法で数百ｎｍ厚に形成されるも
ので、このポリシリコン２４には「ｉｎ ａｉｔと」か
或いは被着後、リン（Ｐ）などの不純物のドーピングを
行う。
その後、同第１図（ａ）のように、第２ポリシリコン２
４上に耐酸化性のＳ ｉ ３ Ｎ、膜２５をＣＶＤ法な
どで形成する。ここで、Ｓ ｉ Ｂ Ｎ、膜２５の膜厚
は、後述する酸化に対してマスクとなるだけの厚さとす
る。例えば、数十ｎｍ厚とする。
４上に耐酸化性のＳ ｉ ３ Ｎ、膜２５をＣＶＤ法な
どで形成する。ここで、Ｓ ｉ Ｂ Ｎ、膜２５の膜厚
は、後述する酸化に対してマスクとなるだけの厚さとす
る。例えば、数十ｎｍ厚とする。
次に、第１図（ｂ）に示すように、Ｓ ｉ 、Ｎ４膜２
５上に、第２ポリシリコン２４の非エツチング部分を覆
うようにレジストパターン２６をフォトリングラフィに
より形成する。
５上に、第２ポリシリコン２４の非エツチング部分を覆
うようにレジストパターン２６をフォトリングラフィに
より形成する。
しかる後、同第１図（ｂ）に示すように、レジストパタ
ーン２６をマスクとしてＲＩＥにより Ｓｉ３Ｎ４膜２
５および第２ポリ−シリコン２４’ｉエツチングする。
ーン２６をマスクとしてＲＩＥにより Ｓｉ３Ｎ４膜２
５および第２ポリ−シリコン２４’ｉエツチングする。
これにより、第４図で示したところの第２のポリシリコ
ンパターンが形成される。また、この時、第２のポリシ
リコン２４が除去されるべき部分であっても下地段差部
側面（第１ポリシリコンパターン２２の側面）は、第１
図（ｂ）に示すように第２ポリシリコン２４が完全に除
去されずに残っている。
ンパターンが形成される。また、この時、第２のポリシ
リコン２４が除去されるべき部分であっても下地段差部
側面（第１ポリシリコンパターン２２の側面）は、第１
図（ｂ）に示すように第２ポリシリコン２４が完全に除
去されずに残っている。
そこで、次に、エツチングマスクとしてのレジストパタ
ーン２６を剥離した上で、Ｓ ｉ 、Ｎ、膜２５を耐酸
化のマスクとして、前記残渣としての第２ポリシリコン
（第１ポリシリコンパターン２２側面の第２ポリシリコ
ン）２４のみを酸化し、これを第１図（Ｃ）に示すよう
に５ｉｎ２２７とする。ここで、酸化は、水蒸気雰囲気
あるいは高圧下で行えば、より低温・短時間で済む。
ーン２６を剥離した上で、Ｓ ｉ 、Ｎ、膜２５を耐酸
化のマスクとして、前記残渣としての第２ポリシリコン
（第１ポリシリコンパターン２２側面の第２ポリシリコ
ン）２４のみを酸化し、これを第１図（Ｃ）に示すよう
に５ｉｎ２２７とする。ここで、酸化は、水蒸気雰囲気
あるいは高圧下で行えば、より低温・短時間で済む。
しかる恢、耐酸化マスクとしてのＳ ｉ ３ Ｎ、膜２
５を、熱リン酸のような、ＳｉＯ２とのエツチングの選
択比が大きなエッチャントで除去する。
５を、熱リン酸のような、ＳｉＯ２とのエツチングの選
択比が大きなエッチャントで除去する。
なお、以上の一実施例では、第２ポリシリコン２４上に
Ｓ ｉ 、Ｎ４膜２５を付けて、その後の第２ポリシリ
コン２４の残渣の酸化工程における耐酸化マスクとした
が、このＳ ｉ 、Ｎ、膜２５は必ずしも必要ない。す
なわち、Ｓ ｉ 、Ｎ４膜２５を形成する代９に、前記
酸化工程の時の第２ポリシリコン２４の酸化による膜減
りを考慮して予め第２のポリシリコン２４を厚くしてお
けばよい。
Ｓ ｉ 、Ｎ４膜２５を付けて、その後の第２ポリシリ
コン２４の残渣の酸化工程における耐酸化マスクとした
が、このＳ ｉ 、Ｎ、膜２５は必ずしも必要ない。す
なわち、Ｓ ｉ 、Ｎ４膜２５を形成する代９に、前記
酸化工程の時の第２ポリシリコン２４の酸化による膜減
りを考慮して予め第２のポリシリコン２４を厚くしてお
けばよい。
（発明の効果）
以上のように、この発明の方法では、ポリシリコンの異
方性エツチング後、下地段差部側面のポリシリコンの残
渣を酸化して、それを非導電性のＳｉｎ、に変える。し
たがって、異方性エツチング性を弱めたり、オーバーエ
ッチを行うことなしに、ポリシリコンの残渣によるショ
ートなどの問題を解決でき、同時に、異方性エツチング
性を弱める方法オよびオーバーエッチ法による問題も解
決できる。また、異方性エツチング後の酸化は、エツチ
ングによるダメージを取り除く効果がある。
方性エツチング後、下地段差部側面のポリシリコンの残
渣を酸化して、それを非導電性のＳｉｎ、に変える。し
たがって、異方性エツチング性を弱めたり、オーバーエ
ッチを行うことなしに、ポリシリコンの残渣によるショ
ートなどの問題を解決でき、同時に、異方性エツチング
性を弱める方法オよびオーバーエッチ法による問題も解
決できる。また、異方性エツチング後の酸化は、エツチ
ングによるダメージを取り除く効果がある。
第１図はこの発明の半導体素子の製造方法の一実施例を
説明するための断面図、第２図は異方性エツチングのと
き下地段差部側面に被エツチング物が残ることを示す模
式断面図、第３図はシリコン集積回路のメモリにおける
製造方法を説明するための断面図、第４図は同平面図で
ある。 ２１・・・シリコン基鈑、２２・・・第１ポリシリコン
パターン、２４・・・第２ポリシリコン、２７・・・５
ｉ０２゜第１図 ２１：シリコン基板 ２４：％２ボッノリコン
２２：１１．↑ζす／リコンバターノ ２５：５ｒ
ｔｕａルに２３／ｉ几門糸色倉本日贋 ２６
Ｕノストバターン２７：Ｓ；ｏ□ 第２図 第４図
説明するための断面図、第２図は異方性エツチングのと
き下地段差部側面に被エツチング物が残ることを示す模
式断面図、第３図はシリコン集積回路のメモリにおける
製造方法を説明するための断面図、第４図は同平面図で
ある。 ２１・・・シリコン基鈑、２２・・・第１ポリシリコン
パターン、２４・・・第２ポリシリコン、２７・・・５
ｉ０２゜第１図 ２１：シリコン基板 ２４：％２ボッノリコン
２２：１１．↑ζす／リコンバターノ ２５：５ｒ
ｔｕａルに２３／ｉ几門糸色倉本日贋 ２６
Ｕノストバターン２７：Ｓ；ｏ□ 第２図 第４図
Claims (1)
- 表面に段差を有する半導体基板上に多結晶シリコン膜
を形成する工程と、その多結晶シリコン膜を異方性エッ
チングでパターニングする工程と、この工程後、前記基
板の段差部側面の多結晶シリコン膜の残渣を酸化する工
程とを具備してなる半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21510284A JPS6194342A (ja) | 1984-10-16 | 1984-10-16 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21510284A JPS6194342A (ja) | 1984-10-16 | 1984-10-16 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6194342A true JPS6194342A (ja) | 1986-05-13 |
Family
ID=16666783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21510284A Pending JPS6194342A (ja) | 1984-10-16 | 1984-10-16 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6194342A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7896254B2 (en) | 2004-11-15 | 2011-03-01 | Smc Corporation | Temperature regulation method and system for low flow rate liquid |
| US8854601B2 (en) | 2005-05-12 | 2014-10-07 | Nikon Corporation | Projection optical system, exposure apparatus, and exposure method |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56111247A (en) * | 1980-01-24 | 1981-09-02 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Preparation of semiconductor device |
| JPS58206142A (ja) * | 1982-05-26 | 1983-12-01 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1984
- 1984-10-16 JP JP21510284A patent/JPS6194342A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56111247A (en) * | 1980-01-24 | 1981-09-02 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Preparation of semiconductor device |
| JPS58206142A (ja) * | 1982-05-26 | 1983-12-01 | Fujitsu Ltd | 半導体装置の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7896254B2 (en) | 2004-11-15 | 2011-03-01 | Smc Corporation | Temperature regulation method and system for low flow rate liquid |
| US8854601B2 (en) | 2005-05-12 | 2014-10-07 | Nikon Corporation | Projection optical system, exposure apparatus, and exposure method |
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