JPS6194355A - 低鉄損方向性電磁鋼板の製造法 - Google Patents
低鉄損方向性電磁鋼板の製造法Info
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- JPS6194355A JPS6194355A JP59215828A JP21582884A JPS6194355A JP S6194355 A JPS6194355 A JP S6194355A JP 59215828 A JP59215828 A JP 59215828A JP 21582884 A JP21582884 A JP 21582884A JP S6194355 A JPS6194355 A JP S6194355A
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- JP
- Japan
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- layer
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- polycrystalline silicon
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D88/00—Three-dimensional [3D] integrated devices
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＭＯ８構造を有し、たとえば薄膜トランジス
タを負荷としてインバータ′回路を構成する半導体装置
に関する。
タを負荷としてインバータ′回路を構成する半導体装置
に関する。
従来より、Ｍ ＯＳ （Ｍｅｔａｌ ０ｘｉｄｅ Ｓｅ
ｍ１ｃｏｎｄｕｃ −ｔｏｒ）構造を有する電界効果型
トランジスタいわゆるＭＯＳ・ＰＥＴが一般に知られて
いる。また、Ｃ−ＭＯ８構造はＮチャンネル型とＰチャ
ンネル型のＭＯＳ・ＦＥＴを同一基板上に形成してなる
ものであり、このＣ−ＭＯＳ構造の基本回路はインバー
タ回路である。ところで、本件発明者は、たとえば、第
１０図に示すような薄膜トランジスタ（ＴＰＴ）を負荷
とするＣ−ＭＯ８構造のインバータ回路を先に提案して
いる。すなわち、Ｐ型の単結晶シリコン基板１上には選
択酸化（ＬＯＣＯ８）法により二酸化シリコン（ＳｉＯ
ｚ）からなる絶縁膜２が形成されており、該絶縁膜２，
２間に亘って、多結晶シリコン層３が形成されている。
ｍ１ｃｏｎｄｕｃ −ｔｏｒ）構造を有する電界効果型
トランジスタいわゆるＭＯＳ・ＰＥＴが一般に知られて
いる。また、Ｃ−ＭＯ８構造はＮチャンネル型とＰチャ
ンネル型のＭＯＳ・ＦＥＴを同一基板上に形成してなる
ものであり、このＣ−ＭＯＳ構造の基本回路はインバー
タ回路である。ところで、本件発明者は、たとえば、第
１０図に示すような薄膜トランジスタ（ＴＰＴ）を負荷
とするＣ−ＭＯ８構造のインバータ回路を先に提案して
いる。すなわち、Ｐ型の単結晶シリコン基板１上には選
択酸化（ＬＯＣＯ８）法により二酸化シリコン（ＳｉＯ
ｚ）からなる絶縁膜２が形成されており、該絶縁膜２，
２間に亘って、多結晶シリコン層３が形成されている。
この多結晶シリコン層３には、Ｎチャンネル型のＦＥＴ
４を構成する各ソース領域５Ｓ、チヤンネル領域５Ｃ５
ドレイン領域５ＤおよびＰチャンネル型のＦＥＴ６を構
成するもドレイン領域７Ｄ、 、チャンネル領域７Ｃ
、ソース領域７Ｓがそれぞれ形成されている。なお、単
結晶シリコン基板１の上記ソース領域５Ｓおよびドレイ
ン領域５Ｄの下部領域にも不純物が拡散されＮ゛の領ｍ
成されている。また、チャンネル領域５Ｃの上部にはケ
ート絶縁膜８およびゲート電極９が、チャンネル領域Ｉ
Ｃの上部にはゲート絶縁膜１０およびゲート電極１１が
それぞれ形成されている。そして、更に、ソース電極１
２、ドレイン電極１３、ソース、極１４がそれぞれ形成
されており、これらの電極を除く領域には絶縁膜１５が
形成されている。
４を構成する各ソース領域５Ｓ、チヤンネル領域５Ｃ５
ドレイン領域５ＤおよびＰチャンネル型のＦＥＴ６を構
成するもドレイン領域７Ｄ、 、チャンネル領域７Ｃ
、ソース領域７Ｓがそれぞれ形成されている。なお、単
結晶シリコン基板１の上記ソース領域５Ｓおよびドレイ
ン領域５Ｄの下部領域にも不純物が拡散されＮ゛の領ｍ
成されている。また、チャンネル領域５Ｃの上部にはケ
ート絶縁膜８およびゲート電極９が、チャンネル領域Ｉ
Ｃの上部にはゲート絶縁膜１０およびゲート電極１１が
それぞれ形成されている。そして、更に、ソース電極１
２、ドレイン電極１３、ソース、極１４がそれぞれ形成
されており、これらの電極を除く領域には絶縁膜１５が
形成されている。
、発明が解決しようとする問題点〕
ところで、上述したインバータ回路の製造工程において
、多結晶シリコン層３は、たとえば、多結晶シリコンを
ＣＶＤ（化学気相成長）法等により被着形成した後に、
パターンエツチングが施され形成される。この時、マス
ク合わせの精度を考慮して、上記多結晶シリコン層３は
、通常、平面図の第】１図に示すように、チャンネル幅
方向の長さが単結晶領域１６の長さよりも長く形成され
る。
、多結晶シリコン層３は、たとえば、多結晶シリコンを
ＣＶＤ（化学気相成長）法等により被着形成した後に、
パターンエツチングが施され形成される。この時、マス
ク合わせの精度を考慮して、上記多結晶シリコン層３は
、通常、平面図の第】１図に示すように、チャンネル幅
方向の長さが単結晶領域１６の長さよりも長く形成され
る。
ところが、このようにして得られたインバータ回路では
、第１１図の斜線を施した部分に意図しない寄生のＭＯ
Ｓ−ＦＥＴが形成されてしまう。
、第１１図の斜線を施した部分に意図しない寄生のＭＯ
Ｓ−ＦＥＴが形成されてしまう。
第１２図は第１１図におけるＩ−１線断面図であるが、
この断面図からも明らかなように、寄生のＭＯＳ−Ｆ”
ＥＴ１７が本来のＭＯＳ−ＦＥＴ６と並列に接続された
ような形になってしまう。この寄生のＭＯＳ−ＦＥＴ１
７はリーク電流が大きく。
この断面図からも明らかなように、寄生のＭＯＳ−Ｆ”
ＥＴ１７が本来のＭＯＳ−ＦＥＴ６と並列に接続された
ような形になってしまう。この寄生のＭＯＳ−ＦＥＴ１
７はリーク電流が大きく。
キャリアの移動度も小さいものであり、回路動作に悪影
響を及ぼしてしまう。
響を及ぼしてしまう。
そこで、本発明は上述した従来の問題点に鑑みて提案さ
れたものであり、ＭＯＳ−ＦＥＴを形成する際に、回路
動作に悪影響を及ぼす寄生のＭ ＱＳ−ＦＥＴが形成さ
れない半導体装置を提供することを目的とする。
れたものであり、ＭＯＳ−ＦＥＴを形成する際に、回路
動作に悪影響を及ぼす寄生のＭ ＱＳ−ＦＥＴが形成さ
れない半導体装置を提供することを目的とする。
本発明に係る半導体装置は上述した目的を達成するため
に、半導体基体の素子形成領域を表面に形成した絶縁層
領域で他と分離し、上記素子形成領域と上記絶縁層領域
の一部の表面上に薄膜半導体層を形成し、上記素子形成
領域と上記絶縁層領域上の上記薄膜半導体層に半導体素
子を形成してなる半導体装置において、上記半導体素子
がＭＯＳ−ＦＢ、Ｔであり、該ＭＯＳ・ＦＥＴのチャン
ネル幅方向の上記素子形成領域の長さが上記薄膜半導体
層の長さより長いことを特徴としている。
に、半導体基体の素子形成領域を表面に形成した絶縁層
領域で他と分離し、上記素子形成領域と上記絶縁層領域
の一部の表面上に薄膜半導体層を形成し、上記素子形成
領域と上記絶縁層領域上の上記薄膜半導体層に半導体素
子を形成してなる半導体装置において、上記半導体素子
がＭＯＳ−ＦＢ、Ｔであり、該ＭＯＳ・ＦＥＴのチャン
ネル幅方向の上記素子形成領域の長さが上記薄膜半導体
層の長さより長いことを特徴としている。
本発明によれば、半導体基体上の素子形成領域と絶縁層
領域の一部の表面上にＭＯＳ−ＦＥＴが形成される薄膜
半導体層を形成する際に、該薄膜半導体層のチャンネル
幅方向の長さが該素子形成領域の長さより短く形成され
るため、該素子形成領域の長さは該薄膜半導体層の長さ
より長くなり、寄生のＭＯＳ−ＦＥＴは形成されない。
領域の一部の表面上にＭＯＳ−ＦＥＴが形成される薄膜
半導体層を形成する際に、該薄膜半導体層のチャンネル
幅方向の長さが該素子形成領域の長さより短く形成され
るため、該素子形成領域の長さは該薄膜半導体層の長さ
より長くなり、寄生のＭＯＳ−ＦＥＴは形成されない。
以下、本発明に係る半導体装置の一実施例について、図
面を用いて詳細に説明する。なお、本実施例はインバー
タ回路を構成するＣ−ＭＯ８構造のＦＥＴに本発明を適
用したものである。本実施例のインバータ回路は、たと
えば、次に述べるような製造工程によって製造される。
面を用いて詳細に説明する。なお、本実施例はインバー
タ回路を構成するＣ−ＭＯ８構造のＦＥＴに本発明を適
用したものである。本実施例のインバータ回路は、たと
えば、次に述べるような製造工程によって製造される。
まず、第１図に示すように、Ｐ型の単結晶シリコン基板
２１の表面に、窒化シリコン（ＳｉａＮ＋）膜を保護膜
として用いる選択酸化法により二酸化シリコンからなる
第１の絶縁膜２２を形成した後、多結晶シリコン層２３
をＣＶＤ法等により膜厚８００Ａ程度に被着形成する。
２１の表面に、窒化シリコン（ＳｉａＮ＋）膜を保護膜
として用いる選択酸化法により二酸化シリコンからなる
第１の絶縁膜２２を形成した後、多結晶シリコン層２３
をＣＶＤ法等により膜厚８００Ａ程度に被着形成する。
この時、平面図の第６図に示すように、単結晶シリコン
基板２１の絶縁膜２２で覆われていない露出した領域（
以下、単結晶領域という）２４は図中破線で囲む領域に
形成され、多結晶シリコン層２３は該単結晶領域２４お
よび絶縁膜２２上に全面に亘って形成される。
基板２１の絶縁膜２２で覆われていない露出した領域（
以下、単結晶領域という）２４は図中破線で囲む領域に
形成され、多結晶シリコン層２３は該単結晶領域２４お
よび絶縁膜２２上に全面に亘って形成される。
次に、イオン注入法により多結晶シリコン層２３の表面
よりたとえばＳｉ”（シリコンイオン）を打ち込むこと
によって、該多結晶シリコン層２３を非晶質（アモルフ
ァス）化する。
よりたとえばＳｉ”（シリコンイオン）を打ち込むこと
によって、該多結晶シリコン層２３を非晶質（アモルフ
ァス）化する。
この時のＳｉ＋のイオン注入条件としては、たとえば、
打ち込みエネルギーを４０ｋｅＶとし、打ち込みドーズ
量を１．５ Ｘ １０１５ｃｍ−２程度とする。
打ち込みエネルギーを４０ｋｅＶとし、打ち込みドーズ
量を１．５ Ｘ １０１５ｃｍ−２程度とする。
次に、アニール処理を施すことにより、上記非晶質化さ
れた多結晶シリコン層２３に対してぃゎゆる固相成長を
行わせ結晶性を良好にし、これを第２図に示すように、
新たに多結晶シリコン層２５とする。
れた多結晶シリコン層２３に対してぃゎゆる固相成長を
行わせ結晶性を良好にし、これを第２図に示すように、
新たに多結晶シリコン層２５とする。
次に、第３図に示すように、能動領域となる多結晶シリ
コン層２５を残して、他の領域を選択酸化法により酸化
して二酸化シリコンからなる第２の絶縁膜２６を形成す
る。この時、残す多結晶シリコン層２５は、平面図の第
７図に示すように、チャンネル幅方向の長さＬｐが単結
晶領域２４の長さＬｓより短くなるように選択酸化を施
すようにする。すなわち、単結晶領域２４上部の図中斜
線を施した領域には上記第２の絶縁膜２６のみが形成さ
れ、他の領域には選択酸化法による上記第１の絶縁膜２
２の上に上記第２の絶縁膜２６が形成される。
コン層２５を残して、他の領域を選択酸化法により酸化
して二酸化シリコンからなる第２の絶縁膜２６を形成す
る。この時、残す多結晶シリコン層２５は、平面図の第
７図に示すように、チャンネル幅方向の長さＬｐが単結
晶領域２４の長さＬｓより短くなるように選択酸化を施
すようにする。すなわち、単結晶領域２４上部の図中斜
線を施した領域には上記第２の絶縁膜２６のみが形成さ
れ、他の領域には選択酸化法による上記第１の絶縁膜２
２の上に上記第２の絶縁膜２６が形成される。
なお、この工程で能動領域となる多結晶シリコン層２５
を残して、他の領域を選択酸化法により酸化して第２の
絶縁膜２６を形成する以前に、予めエツチング処理によ
り多結晶シリコン層２５のチャンネル幅方向の長さを単
結晶領域２４の長さＬｓより若干長くなる程度に形成し
ておいても良い。
を残して、他の領域を選択酸化法により酸化して第２の
絶縁膜２６を形成する以前に、予めエツチング処理によ
り多結晶シリコン層２５のチャンネル幅方向の長さを単
結晶領域２４の長さＬｓより若干長くなる程度に形成し
ておいても良い。
次に、多結晶シリコン層２５に不純物を拡散して、第４
図に示すように、Ｎのソース領域２γＳとドレイン領域
２７Ｄおよび〆めドレイン領域２８Ｄとソース領域２８
Ｓをそれぞれ形成する。ぼた、この時、ソース領域２″
７Ｓおよびドレイン領域２７Ｄの各下部の単結晶領域２
４にも不純物が拡散され虻の領域となる。更に、上記ソ
ース領域２７８とドレイン領域２γＤの間の領域はチャ
ンネル領域２７Ｃとなり、上記ドレイン領域２８Ｄとソ
ース領域２８Ｓの間の領域はチャンネル領域２８Ｃとな
る。そして、次に、各領域が形成された多結晶シリコン
層２５の表面ｔこ熱酸化を施して二酸化シリコンからな
る絶縁膜を形成し、不純物としてたとえばリン（Ｐ）を
添加した不純物添加多結晶シリコン層を形成した後に、
パターンエツチングにより各ゲート電極２９．３０およ
び各ゲート絶縁膜３１．３２を形成する。
図に示すように、Ｎのソース領域２γＳとドレイン領域
２７Ｄおよび〆めドレイン領域２８Ｄとソース領域２８
Ｓをそれぞれ形成する。ぼた、この時、ソース領域２″
７Ｓおよびドレイン領域２７Ｄの各下部の単結晶領域２
４にも不純物が拡散され虻の領域となる。更に、上記ソ
ース領域２７８とドレイン領域２γＤの間の領域はチャ
ンネル領域２７Ｃとなり、上記ドレイン領域２８Ｄとソ
ース領域２８Ｓの間の領域はチャンネル領域２８Ｃとな
る。そして、次に、各領域が形成された多結晶シリコン
層２５の表面ｔこ熱酸化を施して二酸化シリコンからな
る絶縁膜を形成し、不純物としてたとえばリン（Ｐ）を
添加した不純物添加多結晶シリコン層を形成した後に、
パターンエツチングにより各ゲート電極２９．３０およ
び各ゲート絶縁膜３１．３２を形成する。
ここで、多結晶シリコン層２５の表面が熱酸化されるこ
とにより、該多結晶シリコン層２５の膜厚は、たとえば
２００〜３００Ａ程度に減少される。
とにより、該多結晶シリコン層２５の膜厚は、たとえば
２００〜３００Ａ程度に減少される。
次に、第５図および平面図の第８図に示すように、絶縁
膜としてたとえばｐｓｏ（リンシリケートガラス）膜３
３を形成しコンタクト用の窓あけを行った後、アルミニ
ウム（Ａ４）等によりソース電極３４、ドレイン電極３
５、およびソース電極３６をそれぞれ形成する。
膜としてたとえばｐｓｏ（リンシリケートガラス）膜３
３を形成しコンタクト用の窓あけを行った後、アルミニ
ウム（Ａ４）等によりソース電極３４、ドレイン電極３
５、およびソース電極３６をそれぞれ形成する。
このようにして、Ｎチャンネル型のＦＥＴ ４０とＰチ
ャンネル型のＦ’ＥＴ５０とからなるインバータ回路が
製造される。なお、上記ドレイン電極３５は上記ＦＥＴ
４０のドレイン領域２７Ｄおよび上記ＦＥＴ５０のドレ
イン領域２８Ｄに共通のドレイン電極となっている。ま
た、このインバータ回路は、上記ＦＥＴ４０のソース電
極２７８を接地し、上記Ｆ’ＥＴ ５０のソース電極２
８Ｓに電源電圧ＶＤＤを印加した状態で動作させるよう
にすれば良く、上記各ゲート電極２９．３０が接続され
た入力端子に入力信号を供給すれば上記ドレイン電極３
５から出力信号が得られるようになっている。
ャンネル型のＦ’ＥＴ５０とからなるインバータ回路が
製造される。なお、上記ドレイン電極３５は上記ＦＥＴ
４０のドレイン領域２７Ｄおよび上記ＦＥＴ５０のドレ
イン領域２８Ｄに共通のドレイン電極となっている。ま
た、このインバータ回路は、上記ＦＥＴ４０のソース電
極２７８を接地し、上記Ｆ’ＥＴ ５０のソース電極２
８Ｓに電源電圧ＶＤＤを印加した状態で動作させるよう
にすれば良く、上記各ゲート電極２９．３０が接続され
た入力端子に入力信号を供給すれば上記ドレイン電極３
５から出力信号が得られるようになっている。
上述した本実施例のインバータ回路では、第７図に示し
たように、能動領域となる多結晶シリコン層２５を残し
て、他の領域を選択酸化法により酸化して第２の絶縁膜
２６を形成する際に、残す多結晶シリコン層２５のチャ
ンネル幅方向の長さＬｐが単結晶領域２４の長さＬｓよ
り短くなるように選択酸化を施すようにしている。この
ため、製造されたインバータ回路は、第８図の［１−ｆ
ｆ線断面図である第９図に示すように、チャンネル幅方
向の長さがＬｓの単結晶領域２４の外側の絶縁膜２２上
の領域には多結晶シリコン層２５は存在せず、寄生のＭ
ＯＳ −ＦＥＴが形成されるようなことはない。従って
、このインバータ回路は正確な回路動作を行うことがで
きる。
たように、能動領域となる多結晶シリコン層２５を残し
て、他の領域を選択酸化法により酸化して第２の絶縁膜
２６を形成する際に、残す多結晶シリコン層２５のチャ
ンネル幅方向の長さＬｐが単結晶領域２４の長さＬｓよ
り短くなるように選択酸化を施すようにしている。この
ため、製造されたインバータ回路は、第８図の［１−ｆ
ｆ線断面図である第９図に示すように、チャンネル幅方
向の長さがＬｓの単結晶領域２４の外側の絶縁膜２２上
の領域には多結晶シリコン層２５は存在せず、寄生のＭ
ＯＳ −ＦＥＴが形成されるようなことはない。従って
、このインバータ回路は正確な回路動作を行うことがで
きる。
なお、本発明は上述した実施例に限られるものではなく
、能動領域となる多結晶シリコン層２５の膜厚は任意に
設定することができる。
、能動領域となる多結晶シリコン層２５の膜厚は任意に
設定することができる。
上述した実施例の説明から明らかなように、本発明によ
れば、半導体基体上の素子形成領域と絶縁層領域の一部
の表面上にＭＯＳ −Ｆ’ＥＴが形成される薄膜半導体
層を形成する際に、該薄膜半導体層のチャンネル幅方向
の長さを該素子形成領域の長さより短く形成するように
しているため、回路動作に悪影響を及ぼす寄生のＭＯＳ
−ＦＥＴが形成されるようなことはない。
れば、半導体基体上の素子形成領域と絶縁層領域の一部
の表面上にＭＯＳ −Ｆ’ＥＴが形成される薄膜半導体
層を形成する際に、該薄膜半導体層のチャンネル幅方向
の長さを該素子形成領域の長さより短く形成するように
しているため、回路動作に悪影響を及ぼす寄生のＭＯＳ
−ＦＥＴが形成されるようなことはない。
第１図ないし第５図は本実施例のインバータ回路の製造
工程を順に示す概略断面図、第６図は第１図の概略平面
図、第７図は第３図の概略平面図、第８図は第５図の概
略平面図、第９図は第８図の■−■線断面図、第１０図
は従来のインバータ回路の一例を示す概略断面図、第１
１図は第１０図の概略平面図、第１２図は第１１図の１
−１線断面図である。 ２１・・・単結晶シリコン基板、２２・・・絶縁膜、２
４・・・単結晶領域、２５・・・多結晶シリコン層、４
０゜５０・、、 Ｆ Ｅ Ｔ
工程を順に示す概略断面図、第６図は第１図の概略平面
図、第７図は第３図の概略平面図、第８図は第５図の概
略平面図、第９図は第８図の■−■線断面図、第１０図
は従来のインバータ回路の一例を示す概略断面図、第１
１図は第１０図の概略平面図、第１２図は第１１図の１
−１線断面図である。 ２１・・・単結晶シリコン基板、２２・・・絶縁膜、２
４・・・単結晶領域、２５・・・多結晶シリコン層、４
０゜５０・、、 Ｆ Ｅ Ｔ
Claims (1)
- 半導体基体の素子形成領域を表面に形成した絶縁層領
域で他と分離し、上記素子形成領域と上記絶縁層領域の
一部の表面上に薄膜半導体層を形成し、上記素子形成領
域と上記絶縁層領域上の上記薄膜半導体層に半導体素子
を形成してなる半導体装置において、上記半導体素子が
ＭＯＳ・ＦＥＴであり、該ＭＯＳ・ＦＥＴのチャンネル
幅方向の上記素子形成領域の長さが上記薄膜半導体層の
長さより長いことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59215828A JPS6194355A (ja) | 1984-10-15 | 1984-10-15 | 低鉄損方向性電磁鋼板の製造法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59215828A JPS6194355A (ja) | 1984-10-15 | 1984-10-15 | 低鉄損方向性電磁鋼板の製造法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6194355A true JPS6194355A (ja) | 1986-05-13 |
Family
ID=16678931
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59215828A Pending JPS6194355A (ja) | 1984-10-15 | 1984-10-15 | 低鉄損方向性電磁鋼板の製造法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6194355A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5266515A (en) * | 1992-03-02 | 1993-11-30 | Motorola, Inc. | Fabricating dual gate thin film transistors |
-
1984
- 1984-10-15 JP JP59215828A patent/JPS6194355A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5266515A (en) * | 1992-03-02 | 1993-11-30 | Motorola, Inc. | Fabricating dual gate thin film transistors |
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