JPH05110097A - 薄膜ｍｏｓ型トランジスタ - Google Patents
薄膜ｍｏｓ型トランジスタInfo
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- JPH05110097A JPH05110097A JP3269664A JP26966491A JPH05110097A JP H05110097 A JPH05110097 A JP H05110097A JP 3269664 A JP3269664 A JP 3269664A JP 26966491 A JP26966491 A JP 26966491A JP H05110097 A JPH05110097 A JP H05110097A
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- thin film
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- thin
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
- H10D30/0312—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes
- H10D30/0314—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes of lateral top-gate TFTs comprising only a single gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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Abstract
(57)【要約】
【目的】 薄膜ＭＯＳ形トランジスタ（ＴＦＴ）のパン
チスルーを抑える。 【構成】 逆スタガ構造のＴＦＴおいて、ゲート電極を
凹状にしてＴＦＴのチャネルをゲート電極の凹状の段差
を横切るようにし、ゲート電極の段差の厚さぶんをチャ
ネルにすることにより平面寸法を微細化してもパンチス
ルーを起こさないチャネル長を確保できるようにする。
チスルーを抑える。 【構成】 逆スタガ構造のＴＦＴおいて、ゲート電極を
凹状にしてＴＦＴのチャネルをゲート電極の凹状の段差
を横切るようにし、ゲート電極の段差の厚さぶんをチャ
ネルにすることにより平面寸法を微細化してもパンチス
ルーを起こさないチャネル長を確保できるようにする。
Description
【０００１】
【産業上の利用分野】本発明は、薄膜ＭＯＳ形トランジ
スタの電極構造に関するものである。
スタの電極構造に関するものである。
【０００２】
【従来の技術】薄膜ＭＯＳ形トランジスタ（Ｔｈｉｎ
Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ ＴＦＴ）は、高集積
ＳＲＡＭや液晶パネルなどに盛んに用いられているが、
その従来構造を図３を用いて説明する。図３は、逆スタ
ガ構造のＰチャネル形ＴＦＴであるが、３０１はＰ形シ
リコン基板、３０２はシリコン酸化膜、３０３はＮ形多
結晶シリコン膜によるＴＦＴのゲート電極、３０４はシ
リコン酸化膜によるＴＦＴのゲート酸化膜、３０５、３
０６、３０７は多結晶シリコン膜によるＴＦＴのバルク
であるが、３０５、３０６はＰ形不純物を導入したＴＦ
Ｔのソース、ドレイン領域、３０７はＴＦＴのチャネル
領域である。
Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ ＴＦＴ）は、高集積
ＳＲＡＭや液晶パネルなどに盛んに用いられているが、
その従来構造を図３を用いて説明する。図３は、逆スタ
ガ構造のＰチャネル形ＴＦＴであるが、３０１はＰ形シ
リコン基板、３０２はシリコン酸化膜、３０３はＮ形多
結晶シリコン膜によるＴＦＴのゲート電極、３０４はシ
リコン酸化膜によるＴＦＴのゲート酸化膜、３０５、３
０６、３０７は多結晶シリコン膜によるＴＦＴのバルク
であるが、３０５、３０６はＰ形不純物を導入したＴＦ
Ｔのソース、ドレイン領域、３０７はＴＦＴのチャネル
領域である。
【０００３】図３に於て、ＴＦＴのソース３０５に０
Ｖ、ドレイン３０６にー５Ｖをくわえ、ゲート電極３０
３にー５Ｖを加えるとＴＦＴがオンになりソース、ドレ
イン間に電流が流れる。次にゲート電極を０Ｖにすると
ＴＦＴがオフになりソース、ドレイン間に電流は流れな
い。
Ｖ、ドレイン３０６にー５Ｖをくわえ、ゲート電極３０
３にー５Ｖを加えるとＴＦＴがオンになりソース、ドレ
イン間に電流が流れる。次にゲート電極を０Ｖにすると
ＴＦＴがオフになりソース、ドレイン間に電流は流れな
い。
【０００４】
【発明が解決しようとする課題】しかしながら、従来構
造のＴＦＴではＴＦＴを微細化しようとしてチャネル長
Ｌを短くすると、ゲート電極を０Ｖにしてもソース、ド
レイン間に電流が流れてしまうパンチスルー現象が起き
てしまうという課題を有していた。
造のＴＦＴではＴＦＴを微細化しようとしてチャネル長
Ｌを短くすると、ゲート電極を０Ｖにしてもソース、ド
レイン間に電流が流れてしまうパンチスルー現象が起き
てしまうという課題を有していた。
【０００５】本発明は、この様な課題を解決するもので
その目的とするところは微細化してもパンチスルーを起
こさないＴＦＴを提供することにある。
その目的とするところは微細化してもパンチスルーを起
こさないＴＦＴを提供することにある。
【０００６】
【課題を解決するための手段】本発明の薄膜ＭＯＳ形ト
ランジスタは、半導体基板上に設けられた第１の絶縁膜
と、前記第１の絶縁膜上に設けられた第１の導電膜から
成る薄膜ＭＯＳ型トランジスタのゲート電極と、前記薄
膜ＭＯＳ型トランジスタのゲート電極上に設けられた第
２の絶縁膜と、前記第２の絶縁膜上に設けられた第１の
半導体膜による薄膜ＭＯＳ型トランジスタのソース、ド
レイン、チャネル領域からなる逆スタガ構造の薄膜ＭＯ
Ｓ型トランジスタにおいて、前記薄膜ＭＯＳ型トランジ
スタのゲート電極が凹状であり、前記凹状のゲート電極
を横切って前記薄膜ＭＯＳ形トランジスタのチャネル領
域が存在することを特徴とする。
ランジスタは、半導体基板上に設けられた第１の絶縁膜
と、前記第１の絶縁膜上に設けられた第１の導電膜から
成る薄膜ＭＯＳ型トランジスタのゲート電極と、前記薄
膜ＭＯＳ型トランジスタのゲート電極上に設けられた第
２の絶縁膜と、前記第２の絶縁膜上に設けられた第１の
半導体膜による薄膜ＭＯＳ型トランジスタのソース、ド
レイン、チャネル領域からなる逆スタガ構造の薄膜ＭＯ
Ｓ型トランジスタにおいて、前記薄膜ＭＯＳ型トランジ
スタのゲート電極が凹状であり、前記凹状のゲート電極
を横切って前記薄膜ＭＯＳ形トランジスタのチャネル領
域が存在することを特徴とする。
【０００７】本発明の薄膜ＭＯＳ形トランジスタは、第
１の導電膜からなる薄膜ＭＯＳ形トランジスタのゲート
電極の凹部の段差の厚さが、第１の半導体膜からなる薄
膜ＭＯＳ形トランジスタのチャネル領域の膜厚より厚い
ことを特徴とする。
１の導電膜からなる薄膜ＭＯＳ形トランジスタのゲート
電極の凹部の段差の厚さが、第１の半導体膜からなる薄
膜ＭＯＳ形トランジスタのチャネル領域の膜厚より厚い
ことを特徴とする。
【０００８】本発明の薄膜ＭＯＳ形トランジスタは、第
１の導電膜からなる凹状の薄膜ＭＯＳ形トランジスタの
ゲート電極の段差間の間隔が、第１の半導体膜からなる
薄膜ＭＯＳ形トランジスタのチャネル領域の膜厚の２倍
の厚さより広いことを特徴とする。
１の導電膜からなる凹状の薄膜ＭＯＳ形トランジスタの
ゲート電極の段差間の間隔が、第１の半導体膜からなる
薄膜ＭＯＳ形トランジスタのチャネル領域の膜厚の２倍
の厚さより広いことを特徴とする。
【０００９】本発明の薄膜ＭＯＳ形トランジスタは、第
１の導電膜が、多結晶シリコン膜であることを特徴とす
る。
１の導電膜が、多結晶シリコン膜であることを特徴とす
る。
【００１０】本発明の薄膜ＭＯＳ形トランジスタは、第
１の導電膜が、高融点金属ポリサイド膜であることを特
徴とする。
１の導電膜が、高融点金属ポリサイド膜であることを特
徴とする。
【００１１】本発明の薄膜ＭＯＳ形トランジスタは、第
１の導電膜が、高融点金属膜であることを特徴とする。
１の導電膜が、高融点金属膜であることを特徴とする。
【００１２】
【実施例】本発明の実施例を図１を用いて説明する。１
０１はＰ形シリコン基板、１０２はシリコン酸化膜、１
０３、１０４はＮ形多結晶シリコン膜によるＴＦＴのゲ
ート電極、１０５はシリコン酸化膜によるＴＦＴのゲー
ト酸化膜、１０６、１０７、１０９、１１０は多結晶シ
リコン膜によるＴＦＴのバルクであるが、１０６、１１
０はＰ形不純物を導入したＴＦＴのソース、ドレイン領
域、１０７、１０９はＴＦＴのチャネル領域である。
０１はＰ形シリコン基板、１０２はシリコン酸化膜、１
０３、１０４はＮ形多結晶シリコン膜によるＴＦＴのゲ
ート電極、１０５はシリコン酸化膜によるＴＦＴのゲー
ト酸化膜、１０６、１０７、１０９、１１０は多結晶シ
リコン膜によるＴＦＴのバルクであるが、１０６、１１
０はＰ形不純物を導入したＴＦＴのソース、ドレイン領
域、１０７、１０９はＴＦＴのチャネル領域である。
【００１３】次に、本発明の製造方法を図２を用いて説
明する。まず、図２（ａ）のようにＰ形シリコン基板２
０１上にＬＰＣＶＤ法によりシリコン酸化膜２０２を４
０００Å形成し、次にシリコン酸化膜２０２上にＬＰＣ
ＶＤ法により６２０℃ で多結晶シリコン膜を２０００
Å形成する。続いてＰ+を４５ＫｅＶ、５×１０15 でイ
オン注入することによりＮ形多結晶シリコン膜を形成す
る。次にフォトリソグラフィによりＮ形多結晶シリコン
膜上にゲート電極のパターンを形成したのち、リアクテ
ィブイオンエッチングを行ない図２（ｂ）のようにＴＦ
Ｔのゲート電極２０３、２０４を形成する。その際、ゲ
ート電極のパターンは図２（ｂ）のように２本以上の島
状になっており、リアクティブイオンエッチングは、エ
ンドポイントまでエッチングしないで時間でエッチング
を行い多結晶シリコン膜を１０００Åエッチングしたと
ころでエッチングを止める。次に、図２（ｃ）のように
ゲート電極２０３、２０４上および側面にＴＥＯＳ”Ｓ
ｉ（ＯＣ2Ｈ5）4”とＯ3を使ったＬＰＣＶＤ法によりシ
リコン酸化膜２０５を４００Å形成し、続いてシリコン
酸化膜２０５上にＳｉ2Ｈ6ガスを使ったＬＰＣＶＤ法に
より４８０℃でアモルファスシリコン膜を４００Å形成
する。次に、Ｎ2雰囲気で６００℃で２０時間のアニー
ルを行ないアモルファスシリコン膜を固相成長させ粒径
が０．５μｍ以上の多結晶シリコン膜を形成する。次
に、フォトリソグラフィにより多結晶シリコン膜上にＴ
ＦＴのソース、ドレイン、チャネル領域からなるバルク
のパターンを形成したのち、リアクティブイオンエッチ
ングを行ないＴＦＴのバルクを形成する。その際、ＴＦ
Ｔのチャネル領域は図２（ｃ）のように凹状のＴＦＴの
ゲート電極の段差を横切るように形成する。次に、図２
（ｄ）のようにフォトリソグラフィによりＴＦＴのバル
ク上のソース、ドレイン部分にレジストが残らないよう
なパターンを形成したのち、ＢＦ2+を３０ＫｅＶ、５×
１０14 でイオン注入することによりＴＦＴのソース、
ドレイン領域、２０６、２１０を形成する。最後にＮ2
雰囲気で９００℃２０分のアニールを行いイオン注入し
たホウ素の活性化を行う。
明する。まず、図２（ａ）のようにＰ形シリコン基板２
０１上にＬＰＣＶＤ法によりシリコン酸化膜２０２を４
０００Å形成し、次にシリコン酸化膜２０２上にＬＰＣ
ＶＤ法により６２０℃ で多結晶シリコン膜を２０００
Å形成する。続いてＰ+を４５ＫｅＶ、５×１０15 でイ
オン注入することによりＮ形多結晶シリコン膜を形成す
る。次にフォトリソグラフィによりＮ形多結晶シリコン
膜上にゲート電極のパターンを形成したのち、リアクテ
ィブイオンエッチングを行ない図２（ｂ）のようにＴＦ
Ｔのゲート電極２０３、２０４を形成する。その際、ゲ
ート電極のパターンは図２（ｂ）のように２本以上の島
状になっており、リアクティブイオンエッチングは、エ
ンドポイントまでエッチングしないで時間でエッチング
を行い多結晶シリコン膜を１０００Åエッチングしたと
ころでエッチングを止める。次に、図２（ｃ）のように
ゲート電極２０３、２０４上および側面にＴＥＯＳ”Ｓ
ｉ（ＯＣ2Ｈ5）4”とＯ3を使ったＬＰＣＶＤ法によりシ
リコン酸化膜２０５を４００Å形成し、続いてシリコン
酸化膜２０５上にＳｉ2Ｈ6ガスを使ったＬＰＣＶＤ法に
より４８０℃でアモルファスシリコン膜を４００Å形成
する。次に、Ｎ2雰囲気で６００℃で２０時間のアニー
ルを行ないアモルファスシリコン膜を固相成長させ粒径
が０．５μｍ以上の多結晶シリコン膜を形成する。次
に、フォトリソグラフィにより多結晶シリコン膜上にＴ
ＦＴのソース、ドレイン、チャネル領域からなるバルク
のパターンを形成したのち、リアクティブイオンエッチ
ングを行ないＴＦＴのバルクを形成する。その際、ＴＦ
Ｔのチャネル領域は図２（ｃ）のように凹状のＴＦＴの
ゲート電極の段差を横切るように形成する。次に、図２
（ｄ）のようにフォトリソグラフィによりＴＦＴのバル
ク上のソース、ドレイン部分にレジストが残らないよう
なパターンを形成したのち、ＢＦ2+を３０ＫｅＶ、５×
１０14 でイオン注入することによりＴＦＴのソース、
ドレイン領域、２０６、２１０を形成する。最後にＮ2
雰囲気で９００℃２０分のアニールを行いイオン注入し
たホウ素の活性化を行う。
【００１４】図１において、凹状のゲート電極の間隔を
０．５μｍとすると、ＴＦＴのバルクの膜厚が４００Å
であることから凹状のゲート電極の間隔は、ＴＦＴのバ
ルクの膜厚の２倍より広い。またＴＦＴのゲート電極の
段差の膜厚は１０００Åであるから、ＴＦＴのゲート電
極の段差の膜厚はＴＦＴのバルクの膜厚より厚い。この
様な膜構造にしたＴＦＴでは平面的にみたチャネル長Ｌ
より実質的なチャネル長Ｌ’の方が、ゲート電極段差の
２倍分長くなる。更に、この様な膜構造でゲート電極を
図４のように３分割にすれば実質的なチャネル長Ｌ’
は、ゲート電極段差の膜厚の４倍分長くなる。例えば図
１に於て、平面的なチャネル長Ｌを１．３μｍとすると
実質的なチャネル長Ｌ’は１．５μｍになるし、図４に
おいては実質的なチャネル長Ｌ’は１．７μｍになる。
従って平面的な寸法を短くしても実質的なＴＦＴのチャ
ネル長はパンチスルーしない長さを確保できるようにな
る。本実施例によればゲート電極１０３、１０４はＮ形
多結晶シリコン膜で形成したが、これはＰ形多結晶シリ
コン膜を使用してもよいし、多結晶シリコン上にＭｏや
Ｗ等の高融点金属を形成した高融点金属ポリサイド膜を
使用してもよい。またＭｏやＷ等の高融点金属を使用し
てもよい。
０．５μｍとすると、ＴＦＴのバルクの膜厚が４００Å
であることから凹状のゲート電極の間隔は、ＴＦＴのバ
ルクの膜厚の２倍より広い。またＴＦＴのゲート電極の
段差の膜厚は１０００Åであるから、ＴＦＴのゲート電
極の段差の膜厚はＴＦＴのバルクの膜厚より厚い。この
様な膜構造にしたＴＦＴでは平面的にみたチャネル長Ｌ
より実質的なチャネル長Ｌ’の方が、ゲート電極段差の
２倍分長くなる。更に、この様な膜構造でゲート電極を
図４のように３分割にすれば実質的なチャネル長Ｌ’
は、ゲート電極段差の膜厚の４倍分長くなる。例えば図
１に於て、平面的なチャネル長Ｌを１．３μｍとすると
実質的なチャネル長Ｌ’は１．５μｍになるし、図４に
おいては実質的なチャネル長Ｌ’は１．７μｍになる。
従って平面的な寸法を短くしても実質的なＴＦＴのチャ
ネル長はパンチスルーしない長さを確保できるようにな
る。本実施例によればゲート電極１０３、１０４はＮ形
多結晶シリコン膜で形成したが、これはＰ形多結晶シリ
コン膜を使用してもよいし、多結晶シリコン上にＭｏや
Ｗ等の高融点金属を形成した高融点金属ポリサイド膜を
使用してもよい。またＭｏやＷ等の高融点金属を使用し
てもよい。
【００１５】さらに本実施例によればＴＦＴのバルクは
アモルファスシリコンを固相成長させた多結晶シリコン
膜を使用したが、これはアモルファスシリコン膜でも良
いし、多結晶シリコン膜でもよい。
アモルファスシリコンを固相成長させた多結晶シリコン
膜を使用したが、これはアモルファスシリコン膜でも良
いし、多結晶シリコン膜でもよい。
【００１６】また、本実施例によればＴＦＴはソース、
ドレインにＰ形不純物を導入したＰチャネル型である
が、これはＮ形不純物を導入したＮチャネル型でもよ
い。
ドレインにＰ形不純物を導入したＰチャネル型である
が、これはＮ形不純物を導入したＮチャネル型でもよ
い。
【００１７】
【発明の効果】本発明による薄膜ＭＯＳ形トランジスタ
（ＴＦＴ）によれば平面でのＴＦＴの素子寸法を縮小し
てもＴＦＴはパンチスルーする事がなくなるので高集積
でしかも低消費電力のＩＣやパネルを提供できる効果が
ある。
（ＴＦＴ）によれば平面でのＴＦＴの素子寸法を縮小し
てもＴＦＴはパンチスルーする事がなくなるので高集積
でしかも低消費電力のＩＣやパネルを提供できる効果が
ある。
【図１】本発明の薄膜ＭＯＳ形トランジスタの断面図及
び平面図。
び平面図。
【図２】本発明の薄膜ＭＯＳ形トランジスタの工程順断
面図。
面図。
【図３】従来例の薄膜ＭＯＳ形トランジスタの断面図及
び平面図。
び平面図。
【図４】本発明の薄膜ＭＯＳ形トランジスタの他の実施
例による断面図。
例による断面図。
１０１、２０１、３０１、４０１ ・・・ シリコン基
板 １０２、２０２、３０２、４０２ ・・・ シリコン酸
化膜 １０３、１０４、２０３、２０４ ３０３、４０３、４０４、４１１ ・・・ ＴＦＴのゲ
ート電極 １０５、２０５、３０５、４０５ ・・・ ＴＦＴのゲ
ート酸化膜 １０６、１１０、２０６、２１０ ３０５、３０６、４０６、４１０ ・・・ ＴＦＴのソ
ース、ドレイン領域 １０７、１０９、３０７、４０７ ４０９、４１３ ・・・ ＴＦＴのチ
ャネル領域 ２１１ ・・・ レジスト
板 １０２、２０２、３０２、４０２ ・・・ シリコン酸
化膜 １０３、１０４、２０３、２０４ ３０３、４０３、４０４、４１１ ・・・ ＴＦＴのゲ
ート電極 １０５、２０５、３０５、４０５ ・・・ ＴＦＴのゲ
ート酸化膜 １０６、１１０、２０６、２１０ ３０５、３０６、４０６、４１０ ・・・ ＴＦＴのソ
ース、ドレイン領域 １０７、１０９、３０７、４０７ ４０９、４１３ ・・・ ＴＦＴのチ
ャネル領域 ２１１ ・・・ レジスト
Claims (6)
- 【請求項１】 半導体基板上に設けられた第１の絶縁膜
と、前記第１の絶縁膜上に設けられた第１の導電膜から
成る薄膜ＭＯＳ型トランジスタのゲート電極と、前記薄
膜ＭＯＳ型トランジスタのゲート電極上に設けられた第
２の絶縁膜と、前記第２の絶縁膜上に設けられた第１の
半導体膜による薄膜ＭＯＳ型トランジスタのソース、ド
レイン、チャネル領域からなる逆スタガ構造の薄膜ＭＯ
Ｓ型トランジスタにおいて、前記薄膜ＭＯＳ型トランジ
スタのゲート電極が凹状であり、前記凹状のゲート電極
を横切って前記薄膜ＭＯＳ形トランジスタのチャネル領
域が存在することを特徴とする薄膜ＭＯＳ型トランジス
タ。 - 【請求項２】 第１の導電膜からなる薄膜ＭＯＳ形トラ
ンジスタのゲート電極の凹部の段差の厚さが、第１の半
導体膜からなる薄膜ＭＯＳ形トランジスタのチャネル領
域の膜厚より厚いことを特徴とする請求項１記載の薄膜
ＭＯＳ型トランジスタ。 - 【請求項３】 第１の導電膜からなる凹状の薄膜ＭＯＳ
形トランジスタのゲート電極の段差間の間隔が、第１の
半導体膜からなる薄膜ＭＯＳ形トランジスタのチャネル
領域の膜厚の２倍の厚さより広いことを特徴とする請求
項１および請求項２記載の薄膜ＭＯＳ型トランジスタ。 - 【請求項４】 第１の導電膜が、多結晶シリコン膜であ
ることを特徴とする請求項１および請求項２および請求
項３記載の薄膜ＭＯＳ型トランジスタ。 - 【請求項５】 第１の導電膜が、高融点金属ポリサイド
膜であることを特徴とする請求項１および請求項２およ
び請求項３記載の薄膜ＭＯＳ型トランジスタ。 - 【請求項６】 第１の導電膜が、高融点金属膜であるこ
とを特徴とする請求項１および請求項２および請求項３
記載の薄膜ＭＯＳ型トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3269664A JPH05110097A (ja) | 1991-10-17 | 1991-10-17 | 薄膜ｍｏｓ型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3269664A JPH05110097A (ja) | 1991-10-17 | 1991-10-17 | 薄膜ｍｏｓ型トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05110097A true JPH05110097A (ja) | 1993-04-30 |
Family
ID=17475495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3269664A Pending JPH05110097A (ja) | 1991-10-17 | 1991-10-17 | 薄膜ｍｏｓ型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05110097A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100223591B1 (ko) * | 1996-11-20 | 1999-10-15 | 윤종용 | 박막 트랜지스터 및 그 제조 방법 |
| KR20120102523A (ko) | 2011-03-08 | 2012-09-18 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
-
1991
- 1991-10-17 JP JP3269664A patent/JPH05110097A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100223591B1 (ko) * | 1996-11-20 | 1999-10-15 | 윤종용 | 박막 트랜지스터 및 그 제조 방법 |
| KR20120102523A (ko) | 2011-03-08 | 2012-09-18 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| US9099437B2 (en) | 2011-03-08 | 2015-08-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
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